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从零到现代 3A：手搓 GPU 与 RTX 级独立显卡学习/研发路线

从 C++ 软件光栅器和 FPGA 教学 GPU 出发，逐步梳理 SIMT、编译器与驱动、ASIC、显存与板卡，再延伸到半导体制造、产业链和项目组织的完整学习路线。

星辰 · 原创 · 发布于 2026-10-15

面向有 C++、Unreal Engine 基础，最终希望参与或组织现代 GPU 研发的人
第一阶段（个人 FPGA GPU）：6～12 个月，每周 8～12 小时
完整目标（现代 3A 独立显卡）：通常需要 8～15 年积累、跨学科团队、数轮流片和产业链协作
主线：软件参考模型 → 数字电路 → FPGA GPU → SIMT 核心 → Vulkan/Mesa 驱动 → ASIC 原型 → GDDR/PCIe 板卡 → 光追与矩阵单元 → 3A 游戏兼容与量产

阅读说明：这份路线现在有两个层级

第 1～20 章是个人可完成的“GPU 基础闭环”：最后得到能显示、能光栅化、可选简单 shader 的 FPGA GPU。
第 21 章以后是通向现代 3A 独立显卡的“产品级路线”：加入完整 ISA、编译器、操作系统驱动、显存系统、验证、ASIC、封装、PCB、散热和游戏兼容。
第 50 章以后是“从石英到晶圆厂”的上游工业路线：材料提纯、单晶硅、晶圆加工、集成电路制造设备，以及 i-line、DUV、EUV 光刻系统。

前者是后者的必要基础，但不是后者的缩小版。现代显卡不是单纯把更多 ALU 复制几万份；真正困难的是让硬件、编译器、驱动、内存系统、功耗和数百万款软件长期保持一致。

1. 先明确最终目标

最终愿景是制造一张能运行现代 3A 游戏、在功能上接近 RTX 路线的独立显卡。但必须把它拆成四级目标，否则很容易把“FPGA 上画出三角形”误认为“距离商品显卡只差堆规模”。

级别	目标	典型产物	个人可行性
L1 教学 GPU	理解完整像素生成链路	FPGA 彩色/纹理立方体	高
L2 研究 GPU	可编程 SIMT、缓存、PCIe、基础驱动	FPGA 加速卡，运行自制 shader/计算程序	中高
L3 ASIC 图形原型	自研 ISA、Mesa/Vulkan 子集、外部显存、芯片验证	小规模流片或 FPGA 集群原型，运行 UE 测试场景	小团队可行
L4 现代 3A 独立显卡	Vulkan/DX12 兼容、光追、AI、稳定驱动、量产板卡	1080p/1440p 运行现代 3A 游戏	个人不可独立完成，必须组织化研发

因此，第一个现实而有学习价值的里程碑仍然是亲手完成一个小型图形处理器：

主机或片上 CPU 能向它提交绘图命令；
硬件能生成 VGA/HDMI 视频时序；
能画点、线、矩形和三角形；
能进行三角形光栅化、颜色插值和 Z-buffer 深度测试；
进阶时支持纹理采样或一小套可编程指令；
最后把其中一个小模块送去 Tiny Tapeout，体验 ASIC 流程。

推荐的第一个完整作品是：

在 FPGA 上输出 640×480 画面，显示一个可旋转的彩色立方体；三角形由硬件光栅化，并带有 Z-buffer 遮挡关系。

这个目标足以贯穿计算机图形学、数字电路、存储器、流水线、总线、定点数、验证和软硬件协同，是一块真正“自己做出来、能够演示”的简易 GPU。完成它之后，才进入编译器、驱动和 ASIC 主线。

2. 总体路线图

阶段	建议时间	最终产物	核心能力
0. 环境和边界	1 周	工具链跑通	仿真、综合、版本管理
1. C++ 软件光栅器	4～6 周	可渲染 OBJ 的 CPU 光栅器	坐标变换、三角形、Z-buffer、纹理
2. 数字逻辑与 HDL	4～6 周	UART/流水线/小型 ALU	SystemVerilog、时序、定点数、验证
3. FPGA 视频输出	3～5 周	640×480 测试图和精灵	像素时钟、行场同步、显存读取
4. 2D 命令 GPU	4～6 周	可画线和矩形的命令处理器	寄存器、FIFO、DMA 思维、双缓冲
5. 3D 固定功能 GPU	8～12 周	彩色立方体和 Z-buffer	边函数、插值、深度测试、流水线
6. 纹理或可编程化	6～10 周	纹理三角形或微型 shader	纹理采样、SIMD/多线程、指令集
7. PCIe / ASIC 选修	2～4 个月	PCIe 加速器或 Tiny Tapeout 芯片	主机接口、形式验证、物理实现

如果每周只有 4～6 小时，把时间整体乘以约 1.5～2；不要为了赶进度同时学习 PCB、PCIe、DDR3 和 3D 光栅化。

3. 硬件与软件准备

FPGA 开发板

入门可从以下两类选择：

Tang Nano 20K：价格和规模适合个人项目，自带 HDMI 接口，适合做第一个视频输出和简易光栅器。
带较多片上 RAM 或外部 SDRAM/DDR 的中型 FPGA 板：后期更容易放下完整帧缓冲和 Z-buffer，但成本和存储控制复杂度更高。

第一块板不必追求很大。真正的瓶颈往往是你能否把模块拆开、仿真和验证，而不是逻辑单元数量。

基础工具

C++17/20、CMake、Git；
SystemVerilog；
Verilator 或 iverilog，用于快速仿真；
GTKWave，用于查看波形；
开发板对应的综合、布局布线和烧录工具；
可选：Python，用于生成测试数据和比较参考结果；
可选：Yosys、nextpnr、OpenROAD，用于开源 FPGA/ASIC 流程。

建议仓库结构

handmade-gpu/
├─ docs/                 # 架构、寄存器、命令格式和实验记录
├─ reference/            # C++ 黄金参考模型
├─ rtl/
│  ├─ video/             # 视频时序与像素输出
│  ├─ bus/               # 寄存器、FIFO、命令处理器
│  ├─ raster/            # 边函数、包围盒、插值
│  ├─ memory/            # framebuffer、Z-buffer、仲裁
│  └─ shader/            # 后期的指令译码和执行单元
├─ sim/                  # testbench 与自动比较
├─ fpga/                 # 板卡约束和工程文件
├─ software/             # 命令生成器、模型查看器、驱动层
└─ assets/               # 小纹理、测试模型

所有关键 RTL 模块都应该先在仿真中通过，再烧进 FPGA。把“板子上没画面”当作最后验证，而不是主要调试手段。

4. 阶段 0：一周跑通最小闭环

要学什么

组合逻辑与时序逻辑的差别；
时钟、复位、寄存器和有限状态机；
综合与仿真的差别；
testbench、断言和波形的基本用法。

动手任务

写一个计数器，在仿真里确认每个时钟周期的变化。
写一个带 valid/ready 握手的小模块。
在 FPGA 上完成 LED 闪烁。
把源码、仿真命令和预期结果放入 Git 仓库。

验收标准

能解释阻塞赋值和非阻塞赋值分别应该用在哪里；
能通过波形定位 off-by-one 和复位问题；
修改一次计数周期后，可以稳定地重新综合和烧录。

5. 阶段 1：先用 C++ 写一遍软件光栅器

这一阶段非常重要。硬件版 GPU 应该实现一个你已经在软件里完全理解、并且能够作为“黄金参考”的算法。

第 1～2 周：从像素到三角形

创建颜色缓冲区并保存为 PNG/PPM；
实现 putPixel、直线和矩形；
使用三角形包围盒遍历像素；
用边函数或重心坐标判断像素是否位于三角形内部。

第 3～4 周：三维变换与遮挡

向量、矩阵和齐次坐标；
Model、View、Projection 变换；
透视除法和视口变换；
背面剔除；
Z-buffer 深度测试。

第 5～6 周：属性插值与纹理

顶点颜色插值；
UV 与最近邻纹理采样；
透视正确插值；
简单方向光；
读取一个小型 OBJ 模型。

必须保留的中间结果

三角形覆盖测试；
两个相交三角形的深度测试；
彩色立方体；
带纹理的立方体；
一组输入三角形和对应的参考 framebuffer、Z-buffer。

验收标准

不依赖 OpenGL/DirectX 的光栅化 API；
能解释一个顶点如何最终变成屏幕上的像素；
对固定输入能够生成确定性的参考图；
能把浮点版本逐步替换为定点版本，并量化误差。

建议先实现清楚，再优化。不要一开始就写多线程、SIMD 或模板元编程。

6. 阶段 2：数字逻辑、SystemVerilog 与验证

学习清单

布尔代数、加法器、比较器、MUX、编码器；
D 触发器、计数器、移位寄存器、FSM；
组合路径、建立/保持时间和时序收敛；
BRAM、FIFO、同步 RAM 的读写延迟；
流水线的吞吐率与延迟；
有符号数、补码、溢出、定点数 Q 格式；
跨时钟域的基本风险；
valid/ready 流接口和背压。

练习项目

UART 发送器和接收器；
参数化同步 FIFO；
定点乘加器；
三段流水线向量点积；
通过串口接收命令并修改寄存器；
用随机输入把 RTL 输出与 C++/Python 参考模型逐项比较。

验收标准

FIFO 在满、空、同时读写时均正确；
能准确说出一个运算结果经过几拍输出；
testbench 会主动检查结果，而不只是人工看波形；
定点数转换有明确的小数位数、范围和舍入策略。

7. 阶段 3：FPGA 视频输出

目标是让 FPGA 自己稳定地产生画面，不接入 3D 逻辑。

关键问题

像素时钟每拍必须给出一个像素；
BRAM 读取常有一拍或多拍延迟，坐标和控制信号必须同步延迟；
640×480×16 bit 颜色缓冲约为 600 KiB，未必能完整放入小 FPGA 的片上 RAM；
可先降到 320×240，再倍增到 640×480 输出；
或先用 tile、行缓冲、较低色深解决容量问题。

验收标准

显示器能稳定锁定信号；
彩条边界不抖动、不偏移；
仿真中一帧的行数、每行周期数和有效像素数完全正确；
framebuffer 写入与视频读取不会随机闪烁。

8. 阶段 4：做一个 2D 命令 GPU

这一阶段把“视频输出器”升级为“能够执行绘图命令的处理器”。

最小架构

CPU/串口
   │
   ▼
寄存器接口 ──► 命令 FIFO ──► 命令处理器
                                  │
                    ┌─────────────┼─────────────┐
                    ▼             ▼             ▼
                  清屏器        矩形器         画线器
                    └─────────────┬─────────────┘
                                  ▼
                            framebuffer 写端口
                                  │
                                  ▼
                              视频扫描输出

实现顺序

CPU 通过 UART 或片上总线写寄存器；
命令进入 FIFO；
FSM 解析命令；
清屏器连续写 framebuffer；
用 Bresenham 算法画线；
增加双缓冲和 SWAP_BUFFER；
增加忙闲状态、错误状态和性能计数器。

验收标准

连续提交数百条命令不会丢失或死锁；
软件能画出一个实时移动的 2D 场景；
命令 FIFO 满时有明确的背压行为；
framebuffer 竞争有固定的仲裁规则。

9. 阶段 5：固定功能 3D GPU

这是整条路线的核心。先让 CPU 完成矩阵变换和裁剪，FPGA 只接收屏幕空间三角形，可大幅降低第一版难度。

第一版输入格式

每个顶点至少包含：

x, y      屏幕坐标，定点数
z         深度值
r, g, b   顶点颜色

一条 DRAW_TRIANGLE 命令包含三个顶点。

光栅化流水线

三角形命令
   ▼
面积/朝向计算 ──► 背面与退化三角形剔除
   ▼
屏幕包围盒生成与裁剪
   ▼
像素遍历
   ▼
三个边函数测试
   ▼
重心坐标/属性增量插值
   ▼
Z-buffer 读取、比较、更新
   ▼
颜色写入 framebuffer

最容易踩的坑

负数右移和符号扩展；
定点乘法后忘记截取小数位；
三角形顺逆时针不统一；
包围盒上下界多算或少算一个像素；
相邻三角形共享边出现缝隙；
Z 值方向相反；
BRAM 读延迟导致颜色与坐标错拍；
同时更新 Z-buffer 和 framebuffer 时写地址不一致。

验证方法

不要只看“立方体看起来差不多”。应使用同一批三角形分别输入 C++ 参考模型和 RTL 仿真，然后逐像素比较：

覆盖 mask；
插值颜色；
深度值；
framebuffer 最终结果。

为边界情况建立专门测试：零面积、屏幕外、跨越边界、共享边、极小三角形、极大坐标和相同深度。

阶段验收

画出两个互相交叉且遮挡正确的三角形；
画出 12 个三角形组成的彩色旋转立方体；
摄像机移动时画面没有随机裂缝或闪烁；
输出图与定点 C++ 参考模型完全一致，或差异有明确的舍入解释；
记录分辨率、时钟、每秒三角形数、每秒像素数和资源占用。

10. 阶段 6A：加入纹理

如果你更关心传统图形流水线，就选这条分支。

实现顺序

顶点增加 u, v；
实现最近邻采样；
使用 16×16 或 64×64 的片上纹理；
实现纹理坐标插值；
再做透视正确插值；
最后尝试双线性过滤、mipmap 或纹理缓存。

纹理系统很快会把问题从“算术”变成“带宽和缓存”。第一版限制纹理尺寸、格式和寻址模式是正常的工程选择。

验收标准

旋转立方体六个面能稳定显示不同纹理；
UV 边界行为有明确规定；
透视正确插值可以与普通线性插值做并排对比；
能测量纹理缓存命中率或每像素内存访问次数。

11. 阶段 6B：做一个简单可编程 GPU

如果你更关心 GPU 架构、并行计算和 shader，就选这条分支。它不必一开始就和光栅器深度耦合。

最小计算核心

8～16 个 32 位通用寄存器；
定点或整数 ADD、SUB、MUL、MIN/MAX；
逻辑和移位；
LOAD、STORE；
条件分支；
4 路 SIMD，或多个硬件线程交错执行；
一个小型指令 RAM 和数据 RAM。

建议顺序

先做标量软核并运行向量加法；
增加 4 路 SIMD；
增加多线程上下文，用切换线程隐藏存储延迟；
增加线程组和 barrier；
用它运行像素颜色计算；
最后再连接到光栅器的 fragment 阶段。

需要理解的概念

SIMD、SIMT、warp/wavefront 的差别；
分支发散；
寄存器数量与并发线程数的权衡；
内存合并访问；
延迟隐藏与缓存；
吞吐量处理器为什么和低延迟 CPU 不同。

验收标准

汇编器能把文本指令转换为机器码；
核心能运行向量加法、图像反色和 Mandelbrot；
RTL 与软件 ISA 模拟器逐条或逐提交比较；
能统计 IPC、活跃 lane、分支发散和访存等待周期。

12. 阶段 7A：PCIe 加速卡（高难度选修）

PCIe 不应该成为第一块自制 GPU 的起点。它会引入链路训练、BAR、DMA、驱动、跨时钟域和主机内存一致性等大量新问题。

建议先使用成熟的 PCIe endpoint/DMA IP 或开源组件，不要同时从零实现 PCIe 协议和 GPU。

分阶段目标

主机能读写 FPGA BAR 寄存器；
主机把一块缓冲区传到 FPGA；
FPGA 完成图像反色或矩阵运算；
DMA 传回结果；
再传三角形命令和资源数据；
最后才尝试操作系统图形驱动接口。

第一版使用普通用户态程序与设备通信即可，不必以“让 Windows 把它识别成标准显卡”为验收条件。真正的现代显示驱动开发是另一条很长的路线。

13. 阶段 7B：Tiny Tapeout / ASIC（推荐作为收尾体验）

完整的 3D GPU 通常不适合直接塞进初次 Tiny Tapeout 项目。更合适的做法是选一个小而完整、已经在 FPGA 和仿真中验证过的模块：

边函数/三角形覆盖测试单元；
小型定点向量 ALU；
迷你 SIMD 核；
Bresenham 画线器；
程序化 VGA 图形发生器；
低分辨率 sprite/tile 引擎。

ASIC 流程要补的知识

可综合 RTL 编码规范；
lint、时钟和复位策略；
形式验证或更严格的断言；
综合、布局布线、静态时序分析；
面积、功耗和最高频率权衡；
标准单元、PDK、DRC/LVS 的基本概念；
芯片回来后的测试协议与测试板。

验收标准

RTL 在指定工具链中通过 lint、综合和时序检查；
所有输入输出协议都有自动 testbench；
FPGA 版本或门级仿真与参考模型一致；
预先设计好芯片回来后如何在几分钟内判断它是否工作。

Tiny Tapeout 的意义是走完整个数字芯片流程，而不是替代 FPGA 版 GPU。

14. 6 个月紧凑版安排

适合每周 10～15 小时，并且已有较好的 C++ 基础。

第 1 月：软件光栅器

第 1 周：framebuffer、线、三角形覆盖；
第 2 周：矩阵和三维变换；
第 3 周：Z-buffer、颜色插值；
第 4 周：纹理、OBJ、定点参考版。

里程碑：CPU 版彩色/纹理立方体。

第 2 月：SystemVerilog 与视频

第 5 周：组合/时序逻辑、FSM；
第 6 周：FIFO、BRAM、定点乘加；
第 7 周：视频时序和彩条；
第 8 周：framebuffer 和简单 sprite。

里程碑：FPGA 稳定输出 640×480 测试画面。

第 3 月：2D GPU

第 9 周：寄存器和命令 FIFO；
第 10 周：清屏、像素、矩形；
第 11 周：Bresenham 直线；
第 12 周：双缓冲和性能计数。

里程碑：主机提交命令，FPGA 实时绘制 2D 动画。

第 4～5 月：三角形光栅器

第 13～14 周：包围盒、边函数和覆盖；
第 15～16 周：Z-buffer；
第 17～18 周：颜色增量插值；
第 19～20 周：流水化、共享边和边界测试。

里程碑：硬件渲染旋转彩色立方体。

第 6 月：打磨与展示

第 21～22 周：性能优化和资源分析；
第 23 周：纹理或微型 shader 二选一；
第 24 周：文档、演示视频、架构图和复现实验。

最终成果：一个别人可以克隆、仿真、综合并复现的 FPGA GPU 项目。

15. 12 个月稳健版安排

适合每周 6～10 小时，也更适合作为系统学习路线。

月份	重点	月末成果
1	C++ framebuffer、线和三角形	软件三角形光栅器
2	3D 变换、Z-buffer、纹理	软件模型查看器
3	数字逻辑和 SystemVerilog	UART、FIFO、定点 ALU
4	FPGA 视频时序和 BRAM	测试图、sprite、framebuffer
5	寄存器、命令 FIFO、2D 引擎	2D 命令 GPU
6	三角形覆盖和包围盒	无插值三角形
7	Z-buffer 和颜色插值	遮挡正确的彩色模型
8	流水线和存储优化	旋转立方体稳定运行
9	纹理映射	纹理立方体
10	微型 SIMD/shader 或 tile 优化	可编程颜色或更高性能
11	PCIe 入门或 ASIC 小模块	BAR/DMA demo 或 hardened macro
12	Tiny Tapeout 准备与作品整理	可提交设计和完整项目文档

16. 每周固定学习节奏

建议把每周时间切成四部分：

20% 原理：教材、论文或高质量教程；
50% 实现：持续推进当前唯一主项目；
20% 验证：testbench、参考模型、边界条件；
10% 复盘：记录资源、时序、错误原因和下周目标。

每周只设一个可观察目标，例如“屏幕出现稳定棋盘格”或“RTL 覆盖 mask 与 C++ 一致”。“学习 GPU 架构”不是可验收目标。

建议保留一份开发日志，每次记录：

本周目标：
实际完成：
失败现象：
根因：
如何验证修复：
当前 LUT/FF/BRAM/DSP 与最高频率：
下一步唯一目标：

17. 推荐学习资料方向

图形学

Scratchapixel：理解软件光栅化、坐标变换和插值；
Computer Graphics from Scratch：适合快速建立完整直觉；
Real-Time Rendering：作为进阶查阅，不必从第一页硬啃；
Tiny Renderer：参考小型软件光栅器的组织方式。

数字逻辑与 HDL

Digital Design and Computer Architecture；
HDLBits：逐题训练 Verilog/SystemVerilog；
Nandland：适合 FPGA 入门实验；
Project F：FPGA 图形、视频时序和相关实践。

GPU 与开源项目

RasterIX：观察 FPGA 固定功能 OpenGL 风格流水线；
Vortex：理解 RISC-V 与 GPGPU/SIMT 架构；
MIAOW：观察更接近真实 GPU 计算单元的 RTL 规模；
Libre-SOC：了解开放 CPU/GPU/VPU SoC 的思路；
Mesa：了解图形 API、用户态驱动和硬件驱动之间的边界；
verilog-pcie：在进入 PCIe 阶段时参考成熟基础组件。

不要一开始就逐行阅读大型 GPU 工程。先让自己的 2D/3D 小系统工作，再带着具体问题阅读它们：命令如何分发、线程如何调度、缓存如何组织、流水线怎样处理背压。

18. 最终作品集应包含什么

一个高质量“手搓 GPU”项目，不只是演示视频。建议至少包含：

一张完整架构图；
软件参考模型；
RTL 与自动 testbench；
一键运行仿真和生成参考图的说明；
FPGA 板卡、时钟、分辨率和引脚说明；
命令格式或 ISA 文档；
定点数格式和舍入规则；
资源使用量与时序报告；
性能数据：像素吞吐、三角形吞吐、带宽；
已知限制和下一版计划；
从点、线、三角形到立方体的演进截图或视频。

最终你应该能够回答：

为什么这个 GPU 选择固定功能流水线或可编程流水线？
每帧最主要的带宽花在哪里？
哪条组合路径限制了最高频率？
定点精度为什么足够，在哪里会出现误差？
如果资源翻倍，最值得增加的是并行像素、缓存还是显存？
如果移植到 ASIC，哪些 FPGA 专用结构需要替换？

19. 现在就开始的第一个两周 Sprint

第 1 周

建立仓库与目录；
C++ 创建 320×240 framebuffer；
输出 PPM/PNG；
实现 putPixel 和清屏；
实现三角形边函数；
输出第一个实心三角形。

第 2 周

增加重心坐标 RGB 插值；
增加两个相交三角形；
实现 Z-buffer；
保存颜色图和深度图；
为水平边、退化三角形、屏幕外三角形建立测试；
写一页算法和坐标约定文档。

两周结束时，不必购买更贵的板子，也不必碰 PCIe。只要拥有一个完全由自己实现、结果可重复验证的软件三角形光栅器，你就已经踏上了正确的硬件路线。

20. 一句话原则

先在软件里得到正确答案，再在仿真里得到同样答案，最后才让 FPGA 在屏幕上跑起来。

这条原则会帮你避开“看起来像能跑，但不知道哪里错了”的绝大多数坑。

第二部分：从 FPGA GPU 到能运行现代 3A 游戏的独立显卡

21. 重新定义“RTX 级”与最终验收标准

“RTX”是 NVIDIA 的品牌，不应把目标理解为复制某一代 NVIDIA 芯片。这里的“RTX 级”定义为同时具备现代游戏显卡的三类能力：

现代可编程光栅化：完整图形/计算流水线、纹理、混合、压缩和虚拟内存；
硬件光线追踪：BVH 加速结构遍历、包围盒和三角形求交；
矩阵/AI 加速：支持低精度矩阵运算，可用于超分辨率、降噪或帧生成研究。

21.1 不要把目标写成“算力达到多少 TFLOPS”

峰值 FLOPS 只表示理论乘加吞吐。现代 3A 游戏还会受以下因素限制：

shader 编译质量与寄存器分配；
wave/warp 占用率和分支发散；
纹理与 Render Target 带宽；
L1/L2 命中率和显存延迟；
几何、光栅、ROP 与 compute 的负载平衡；
驱动 CPU 开销、PSO 编译和资源同步；
功耗墙、温度、降频和板卡供电。

因此，用下面四层验收，而不是用一项参数自我欺骗。

验收层	最低标准	说明
API 层	Vulkan 核心功能与目标扩展可用；通过自建一致性测试	正式宣称兼容前还需要 Khronos 合规流程
引擎层	UE5 自定义 Vulkan 测试程序正确渲染，能跑复杂材质、阴影、后处理和 Compute Shader	先控制测试内容，再扩大兼容面
游戏层	至少 10 款不同引擎/负载类型的商业游戏可稳定运行	“启动菜单”不算通过
产品层	长时间稳定、可升级驱动、无数据破坏，性能/功耗达到预定档位	才能称作显卡产品

21.2 三个逐级产品目标

P0：现代 API 原型卡

FPGA 或仿真平台；
Linux 优先；
Vulkan 的可控子集；
运行自制 demo、微基准和 UE5 定制测试场景；
不追求消费级帧率。

P1：3A 可运行工程样卡

自研 ASIC；
PCIe 独立设备与外部显存；
Mesa Vulkan 用户态驱动和 Linux DRM 内核驱动；
借助 Vulkan 原生路径或 DXVK/vkd3d-proton 扩展游戏覆盖；
1080p 低/中画质达到可玩帧率；
光追可以是实验功能，不能阻塞光栅化产品闭环。

P2：RTX 功能级消费卡

1440p 现代 3A 光栅化目标；
硬件 BVH 遍历/求交；
AI 超分与降噪；
完整显示、视频编解码、功耗管理和稳定驱动；
Windows 驱动、签名、安装、更新、崩溃恢复和游戏专项优化；
可制造、可测试、可售后。

最聪明的路线不是第一颗芯片就挑战 P2，而是用 P0 验证架构与软件，用 P1 验证芯片和生态，第二或第三轮大芯片才冲击 P2。

22. 一张现代独立显卡到底包含什么

游戏 / Unreal Engine
        │
        ▼
Vulkan / Direct3D API
        │
        ▼
用户态驱动：状态管理、NIR/LLVM、shader 编译、pipeline cache
        │
        ▼
内核驱动：DRM/KMS、显存对象、VM、调度、同步、中断、复位
        │
        ▼
PCIe ─ 命令处理器 ─ GPU MMU ─ 工作分发器
        │                         │
        │              ┌──────────┴──────────┐
        │              ▼                     ▼
        │         图形前端/光栅器          Compute/SIMT 阵列
        │              │                     │
        │              ├─纹理单元             ├─标量/向量 ALU
        │              ├─深度/模板/ROP         ├─SFU/Load-Store
        │              └─光追单元              └─矩阵单元
        │                         │
        └────────────── L1 / L2 / NoC ─────────┘
                                  │
                           GDDR 控制器与 PHY
                                  │
                           GDDR6/后续显存颗粒

独立并行系统：显示控制器、HDMI/DP PHY、视频编解码、安全处理器、
电源/时钟管理、性能计数器、调试与 RAS

这张图中的每一个方框都可以成为几十人长期维护的子项目。你的学习策略应是：先做最小闭环，再逐块替换为可扩展实现，并为每一块建立独立参考模型和测试。

23. ISA 与 SIMT 计算核心

23.1 先设计可被编译器使用的 ISA

不要从“我能写哪些 RTL 指令”出发，而要从 shader 的语义出发。至少定义：

标量与向量寄存器；
FP32、FP16、INT32、INT16/8 运算；
FMA、比较、位运算、类型转换；
特殊函数：倒数、平方根、指数、对数、三角函数的实现策略；
uniform、varying、lane ID、subgroup 操作；
load/store、原子操作、内存屏障；
分支、调用、活动 lane mask；
纹理与图像指令；
插值、导数 ddx/ddy 或对应硬件机制；
trap、调试、性能计数和错误报告。

ISA 文档必须规定异常值、NaN、无穷、舍入、非规格化数、越界访存和内存一致性。只写 opcode 表不叫 ISA 规范。

23.2 一个可扩展的 Compute Unit

建议从以下参数化结构开始：

Compute Unit
├─ 1～4 个 warp/wave 调度器
├─ 指令取指、译码和 scoreboard
├─ 多个 warp 上下文
├─ 标量 ALU
├─ 4/8/16 lane 向量 ALU
├─ Load/Store Unit
├─ Special Function Unit
├─ 共享本地存储 LDS/Shared Memory
├─ L0/L1 指令与数据缓存
└─ 纹理/矩阵/光追协处理接口

FPGA 阶段可以 4～8 lane、低频运行；ASIC 阶段再扩到更宽 lane 和更多 CU。必须参数化，禁止复制粘贴多份核心。

23.3 必须解决的微架构问题

scoreboard 如何追踪 RAW/WAW 相关；
多 warp 如何隐藏 L1/L2/显存延迟；
分支发散如何保存和恢复执行 mask；
寄存器文件如何分 bank，冲突如何处理；
operand collector 是否必要；
指令发射是单发射、双发射还是不同管线并发；
cache miss、page fault、barrier 时 warp 如何挂起；
wave 过大导致发散浪费，过小导致调度和控制成本增加。

23.4 验收顺序

单 lane 执行 1000 条随机 ALU 指令，与 ISA 模拟器一致；
多 lane 向量加法；
分支发散与重汇合；
多 warp 隐藏模拟内存延迟；
barrier、原子操作和共享内存；
compute shader 运行图像处理；
fragment shader 接入光栅流水线；
多 CU 一致运行并通过压力测试。

可研究 Vortex 的全栈 RISC-V GPGPU方法，以及 MIAOW 的计算单元实现，但应把它们作为研究参照，而不是直接宣称已经拥有商品 GPU。

24. 着色器编译器：显卡成败的另一半

现代游戏不会为你的 ISA 手写汇编。必须建立：

GLSL/HLSL
   ▼
SPIR-V 或 DXIL
   ▼
Mesa NIR / 自研中间表示
   ▼
合法化与优化
   ▼
指令选择
   ▼
调度、寄存器分配、分支布局
   ▼
机器码 + 元数据

24.1 第一版编译器范围

先只接 SPIR-V，不直接写完整 GLSL/HLSL 前端；
复用 Mesa 的 Vulkan Runtime 与 NIR 公共设施；
自己完成 NIR 到目标 ISA 的后端；
支持基础算术、向量、控制流、纹理和 buffer 访问；
pipeline cache 中保存机器码与编译元数据；
编译器与硬件使用同一份 ISA 描述或自动生成表。

Vulkan 以 SPIR-V 定义 shader 环境，官方规范明确了 Vulkan 对 SPIR-V 的额外约束。Vulkan SPIR-V Environment

24.2 不能跳过的优化

常量折叠、死代码消除；
copy propagation、CSE；
向量拆分/合并；
控制流简化；
标量与向量寄存器分类；
寄存器分配与 spill；
延迟感知指令调度；
subgroup 与纹理导数 lowering；
针对占用率的寄存器数量权衡。

24.3 编译器验收

每条 ISA 指令都有编码/解码往返测试；
随机程序在 ISA 模拟器与 RTL 上差分测试；
shader 编译结果可反汇编；
编译结果可重现，cache key 完整；
记录每个 shader 的指令数、寄存器数、spill、预计占用率；
建立数千个 shader 的离线编译回归库。

25. 现代图形流水线

25.1 几何前端

vertex/index buffer fetch；
primitive assembly；
viewport、scissor、culling；
clip space 裁剪；
instance draw 与 indirect draw；
多 draw、条件执行；
后期加入 mesh/task shader 或等价工作图机制。

Mesh shader 本质上以工作组生成图元，适合 GPU 驱动的几何处理。Vulkan Mesh Shading

25.2 光栅与 Early-Z

tile/binning 或 immediate mode 二选一并写出带宽模型；
top-left rule、多重采样覆盖；
coarse/fine raster 分级；
hierarchical Z；
early/late depth-stencil；
attribute setup、透视插值、中心/质心/采样点规则；
primitive order 和像素写入顺序。

桌面独显通常带宽高，但 tile 技术仍可能用于减少无效工作。不能仅凭“桌面 GPU 都是 immediate mode”作架构决定。

25.3 纹理单元

1D/2D/3D/cube 寻址；
normalized/integer 坐标；
nearest、bilinear、trilinear；
mip 选择与 LOD；
anisotropic filtering 后期加入；
BC 等压缩纹理格式逐步支持；
texture cache、采样合并和 miss replay；
gather、shadow compare 和 image load/store。

25.4 ROP / Output Merger

depth/stencil；
blend 方程和逻辑操作；
多 render target；
MSAA resolve；
颜色格式转换；
颜色/深度压缩；
原子化 tile/像素更新和顺序保证。

格式数量非常多。应按目标游戏和 Vulkan 必选能力分批实现，并用自动生成测试覆盖组合，而不是手工逐个试。Vulkan Formats

26. 显存、缓存、NoC 与虚拟内存

现代 GPU 往往不是算不动，而是喂不饱。每增加一个执行单元前，先回答数据从哪里来、经过几级缓存、消耗多少带宽。

26.1 推荐层次

寄存器 / LDS
      ▼
每 CU 的 L0/L1 与纹理缓存
      ▼
片上 NoC / Crossbar
      ▼
分片共享 L2 Cache
      ▼
多个显存控制器
      ▼
GDDR PHY 与显存颗粒

26.2 第一版必须定义

cache line 大小、组相联度、替换策略；
read/write allocate；
原子操作落在哪一级；
图形与 compute 的一致性；
CPU/GPU 可见内存域；
页表格式、页大小、TLB 层次；
page fault、非法访问和进程隔离；
buffer/image 的布局与压缩元数据；
flush/invalidate/barrier 的准确语义。

26.3 带宽预算练习

对每个目标场景建立电子表或脚本模型：

每帧带宽 = 顶点/索引读取
          + 纹理采样 miss
          + 深度读写
          + 颜色读写
          + resolve/后处理
          + 光追 BVH/材质访问
          + 页面与元数据开销

分别计算 1080p、1440p；30、60、120 FPS；无压缩和不同压缩命中率。任何架构评审都要同时给出“理论峰值”和“有效带宽假设”。

27. 硬件光线追踪单元

光追不是在 ALU 中多写一个 ray-triangle 函数就结束。产品级实现至少涉及：

BLAS/TLAS 构建或更新；
BVH node 数据格式与压缩；
ray-box 求交；
ray-triangle 求交；
traversal stack 或 stackless 算法；
instance transform；
any-hit、closest-hit、miss 等 shader 调度；
ray payload 与 shader table；
发散 ray 的整理、挂起和恢复；
BVH/纹理/材质访问对 cache 的冲击。

Vulkan 的光追流水线包含额外 shader 阶段和跨阶段 payload；官方规范是软件/硬件契约的基准。Vulkan Shader Interfaces

实现路线

C++ 写 BVH 构建和遍历参考模型；
Compute Shader 实现软件遍历，建立正确性基线；
RTL 实现 AABB 求交单元；
加入三角形求交单元；
建 traversal engine 与内存请求队列；
与 SIMT scheduler 协同挂起/恢复 ray；
实现 ray query；
最后才实现完整 ray tracing pipeline。

第一颗 3A 原型芯片可以先让光追走 compute fallback。光栅化、驱动和显存系统未稳定前，不应让 RT 单元拖死项目。

28. 矩阵单元与自研 AI 超分

为了达到“RTX 功能级”，可以增加矩阵乘加单元，但不要试图复制 DLSS——模型、训练数据、运行时和游戏集成同样重要。

硬件最小目标

FP16/BF16/INT8，后续研究 FP8/INT4；
小型 systolic array 或向量 dot-product 单元；
与寄存器/LDS 的高带宽通路；
accumulation 精度与溢出规则；
与普通 shader 并发执行或抢占策略。

软件最小目标

编译器识别矩阵/点积操作；
compute API 可调用；
实现一个开源超分或时域重建网络；
建立离线画质指标、运动稳定性与 GPU 时间测试；
先做超分/降噪，再考虑插帧。

验收不是“矩阵 TOPS 很高”，而是在真实游戏帧预算内提高可用画质和最终帧率。

29. 命令处理、调度、同步与安全

命令处理器

ring buffer / command buffer；
draw、dispatch、copy、barrier；
indirect execution；
多队列与优先级；
fence、semaphore、timeline synchronization；
preemption 和超时检测；
上下文保存/恢复。

GPU MMU 与隔离

每进程 GPU 虚拟地址空间；
页表遍历和 TLB；
只读/可执行权限；
非法命令与越界访问拦截；
用户提交的数据绝不能直接变成任意寄存器写；
固件必须有版本、签名和回滚策略；
GPU hang 后能够定位责任上下文并安全复位。

现代图形驱动本质上要处理不可信应用输入。安全不是量产前再补，而是命令格式和 MMU 设计阶段就要加入。

30. Linux 驱动优先路线

先做 Linux，不是因为 Windows 不重要，而是 Linux DRM 和 Mesa 提供了可研究、可修改、可调试的完整开源栈。

30.1 内核态驱动 KMD

需要逐步实现：

PCIe probe/remove；
BAR、寄存器和中断；
GEM/TTM buffer object；
DMA 与显存放置；
GPU VM 与页表；
command submission；
fence/syncobj；
scheduler、hangcheck、reset；
KMS/display 与热插拔；
debugfs、tracepoint、崩溃转储。

Linux 官方 GPU Driver Developer's Guide 覆盖 DRM、GEM/TTM、同步和驱动内部机制，应作为内核驱动主索引。Linux GPU Driver Guide

30.2 用户态 Vulkan 驱动 UMD

instance/device/queue；
memory、buffer、image；
descriptor；
command buffer；
graphics/compute pipeline；
shader module 与编译器后端；
render pass / dynamic rendering；
synchronization；
WSI 与 swapchain；
pipeline cache；
扩展和 feature 查询。

Mesa 的 Vulkan Runtime 可以复用硬件无关的公共实现，降低从零开发驱动的工作量。Mesa Vulkan Runtime

30.3 最小可行顺序

/dev/dri/renderD* 出现；
用户态读写 buffer；
command buffer 执行 NOP/copy；
compute shader 向量加法；
无窗口三角形；
WSI 窗口三角形；
纹理、深度、混合；
Vulkan CTS 子集；
vkcube、图形测试套件、自制 UE5 Vulkan 程序；
通过更多 CTS 后再扩大游戏测试。

30.4 OpenGL 和 DirectX 游戏怎么办

Vulkan 驱动稳定后，可通过 Zink 获取大量 OpenGL 支持；Zink 是把 Gallium/OpenGL 转成 Vulkan 的 Mesa 驱动。Mesa Zink
Linux 上可借助 DXVK/vkd3d-proton 将部分 Direct3D 游戏转到 Vulkan；但这不能替代硬件正确性和驱动优化。
Windows 原生 D3D12 应作为独立大项目，不要与第一版 Vulkan 驱动同时开工。

31. Windows、Direct3D 12 与商业游戏兼容

当 Linux Vulkan 栈稳定后，才进入：

WDDM 内核显示驱动；
D3D12 用户态驱动；
DXIL 到目标 ISA；
shader/pipeline cache；
资源驻留、分页与抢占；
TDR 超时检测与恢复；
多显示器、HDR、可变刷新率；
驱动签名、安装、升级和回滚；
崩溃 dump、遥测和游戏 profile。

现代 DirectX 功能基线包括 DXR、Mesh Shader、Variable Rate Shading 和 Sampler Feedback 等。Microsoft DirectX 12 功能预览

Windows 路线最容易被低估。运行一个 D3D demo 和稳定运行大量商业游戏之间，隔着多年兼容性工作。建议与熟悉 WDDM、LLVM/编译器和游戏引擎的工程师合作。

32. 显示引擎与视频模块

GPU 核心能渲染并不意味着它是一张可用显卡。还需要：

scanout、plane、cursor、overlay；
timing generator；
DisplayPort/HDMI 控制器与 PHY；
EDID、热插拔、HDCP（涉及授权时单独处理）；
多显示器、HDR、色彩空间、gamma/LUT；
DSC、VRR 等逐步支持；
H.264/H.265/AV1 编解码可采购 IP 或作为后续项目；
音频输出与操作系统接口。

第一张工程样卡可以先使用 FPGA/外部显示桥片，甚至只做无头渲染并把结果传回主机。不要让显示 PHY 阻塞 GPU 核心验证。

33. 验证：项目中人力占比最高的工作之一

33.1 四层黄金模型

API 参考：Vulkan/软件实现给出期望图像；
架构模拟器：功能级执行目标 ISA 和命令；
周期级模型/RTL：验证时序与微架构；
FPGA/仿真器/硅后：验证真实实现。

同一 workload 必须能够在四层重放并比较。每个提交都运行自动回归。

33.2 验证方法

单元测试、随机约束测试；
assertion 与 coverage；
differential testing；
formal verification 用于 FIFO、仲裁、协议、MMU 权限等；
shader fuzzing；
command stream fuzzing；
cache coherency、原子与 barrier litmus test；
长时间压力、复位、断电和错误注入；
CDC/RDC、lint、STA、功耗完整性检查。

33.3 流片前硬门槛

所有 P0/P1 功能都有自动测试；
功能覆盖率与代码覆盖率达到团队签核目标；
未解决问题分级并有 waiver；
门级仿真、形式验证、CDC、STA、DRC/LVS 全部签核；
FPGA 原型或硬件仿真平台连续运行目标 workload；
驱动能够在 RTL/仿真模型上先行开发；
芯片 bring-up 测试向量在流片前准备完成。

34. 性能建模与架构探索

在写大规模 RTL 前，先建三种模型：

功能模型

保证 API、ISA 与结果正确，不计周期。

Trace/周期模型

估算：

IPC、wave occupancy；
ALU/texture/load-store 利用率；
cache miss、NoC 拥塞；
显存带宽和延迟；
front-end、raster、ROP 是否成为瓶颈；
RT traversal 与矩阵单元利用率。

面积/频率/功耗模型

每个 CU 的面积与 SRAM；
不同工艺库下的时钟目标；
动态/静态功耗；
显存 PHY、PCIe、显示 PHY 占用；
die size、良率与封装假设。

每次扩 CU、缓存或总线前，都用 5～10 个代表性 workload 比较“性能收益/面积/瓦”。没有模型支持的“多堆核心”一律不进入 RTL。

35. 从 RTL 到 ASIC

35.1 前端设计

系统架构和寄存器/ISA 冻结；
SystemVerilog RTL；
可综合 SRAM/寄存器文件抽象；
UPF/CPF 电源意图；
clock gating、power gating；
DFT、scan、MBIST、JTAG；
安全启动与片上固件 ROM。

35.2 后端实现

逻辑综合；
floorplan；
power grid；
place & route；
clock tree；
setup/hold 修复；
signal integrity、IR drop、EM；
功耗分析；
DRC/LVS、形式等价；
GDS signoff。

35.3 IP 与工艺现实

现代独显通常不会从晶体管级自研所有模块。PCIe PHY、GDDR PHY、SerDes、PLL、标准单元、SRAM compiler、显示接口和部分编解码器通常来自授权 IP 或代工生态。自研的核心竞争力集中在：

GPU ISA 与微架构；
shader 编译器和驱动；
cache/NoC/显存调度；
光栅、光追与矩阵加速；
性能功耗协同优化。

“手搓显卡”不等于自己制造光刻机或提炼硅；与“自己造汽车”不等于自己炼钢一样，合理采购标准 IP 和制造服务仍然属于完整产品研发。

35.4 推荐流片阶梯

Tiny Tapeout：小 ALU、光栅子模块，学习完整流程；
MPW：小型 compute/2D 芯片，验证 SRAM、时钟、DFT；
成熟工艺 GPU 原型：低频、小 CU、外部 DDR；
中等规模 P1：PCIe、多个 CU、GDDR、基础图形；
先进工艺 P2：规模化 CU、RT/矩阵、完整功耗管理。

不要把第一次大规模流片当作架构调试工具。RTL 仿真中可以发现的问题，流片后发现会贵几个数量级。

36. GDDR、封装与显卡 PCB

36.1 显存子系统

GDDR 不只是焊几颗显存：

PHY/控制器训练；
多通道调度；
时钟、数据选通与校准；
PCB 等长、阻抗、串扰；
地址/命令与数据信号完整性；
ECC/校验策略；
温度、电压和频率余量；
BGA escape routing。

第一颗芯片可以先使用较低速 DDR 或成熟 PHY 降低风险。只有带宽模型证明必要时，才进入高风险 GDDR 板级设计。

36.2 显卡板卡模块

GPU BGA 与封装逃线；
显存颗粒；
多相 VRM、PMIC、监控；
PCIe edge connector；
SPI Flash、时钟、复位；
调试/JTAG/UART；
DP/HDMI 连接器与保护；
风扇控制与温度传感；
散热器、均热板/热管、导热材料；
EMI/EMC、ESD、安规和生产测试点。

36.3 板卡验收

上电时序和每路电压纹波合格；
PCIe 链路在目标速率稳定训练；
显存全地址/全模式压力测试；
热循环和长时间满载无错误；
不同主板、电源、显示器兼容；
生产测试能快速筛出焊接、显存和供电问题。

这一阶段必须由高速 PCB、SI/PI、电源、封装和热设计工程师共同完成。

37. 硅后 Bring-up 与调试设计

芯片第一次上电时，不要直接运行游戏。顺序应是：

电源、复位、JTAG、芯片 ID；
PLL 和各时钟域；
SRAM/MBIST；
PCIe 低速到高速；
外部显存训练和压力；
固件启动；
DMA copy；
单 CU ALU；
多 CU、一致性与原子；
光栅/纹理/ROP；
显示输出；
Vulkan demo、CTS、引擎和游戏。

芯片中应预留：

trace buffer；
可读性能计数器；
错误状态与首错地址；
ECC/parity 注入；
命令前后 breadcrumb；
单元屏蔽与降级模式；
安全的全 GPU/局部复位；
固件日志和 crash dump。

无法观测的 GPU 几乎无法调试。调试面积不是浪费，而是降低第二次流片概率的保险。

38. 面向 Unreal Engine 5 的专项验收路线

考虑到你有 UE 基础，可以把 UE5 作为贯穿全程的“系统集成测试器”，但不要一开始直接启动完整编辑器。

UE-G0：离线资源与参考图

从 UE 导出三角形、纹理、相机和材质参数；
自制软件光栅器复现简化场景；
对比颜色、深度和法线缓冲。

UE-G1：自制 RHI 风格测试层

用类似 RHI 的接口封装 buffer、texture、pipeline、draw、dispatch；
后端同时连接软件模型和 FPGA；
用同一测试场景做差分比较。

UE-G2：Vulkan 基础场景

静态网格；
基础材质和纹理；
depth、blend、shadow map；
instancing；
compute 后处理。

UE-G3：现代渲染负载

大量 PSO；
virtual texture/streaming；
GPU-driven culling；
Nanite/Lumen 相关路径按硬件能力逐项研究；
temporal upscaling；
ray query/RT pipeline。

UE-G4：稳定性

反复切换关卡；
shader 大规模编译；
显存超额与资源流送；
窗口/全屏切换；
休眠唤醒、驱动复位；
2～8 小时压力运行。

UE5 能暴露大量真实问题，但它不是合规测试替代品。发现错误后仍要缩减成最小 Vulkan/ISA/RTL 用例。

39. 十年级路线图：个人起步到团队产品

时间不是承诺，而是按里程碑解锁。达不到验收标准就不进入下一阶段。

阶段	参考周期	团队形态	关键成果
A 基础闭环	0～1 年	个人	软件光栅器、FPGA 固定功能 GPU
B 研究计算核心	1～2.5 年	个人/2～5 人	参数化 SIMT、ISA 模拟器、编译器雏形
C 全栈 FPGA GPU	2～4 年	5～15 人	PCIe、缓存、VM、Linux KMD、Mesa Vulkan 子集
D 小 ASIC 原型	4～6 年	20～60 人	MPW/成熟工艺芯片，compute＋基础图形
E 3A 工程样卡	6～9 年	100～300+ 人	多 CU、外部显存、Vulkan、UE5、部分游戏
F RTX 功能级产品	8～15+ 年	数百至上千人及供应链	RT/AI、Windows、量产、持续驱动优化

个人真正可以做到的，不只是“学到皮毛”：你可以完成 A，深入 B，并成为 C/D 的架构、RTL、验证、驱动或编译器骨干。要完成 E/F，需要把个人项目转变为组织工程。

40. 团队分工

进入 ASIC 和产品阶段后，最低限度需要以下方向：

方向	主要职责
系统/性能架构	ISA、CU、内存、功耗、性能模型
RTL	前端、SIMT、纹理、ROP、RT、NoC、MMU
验证	UVM/形式验证/覆盖率/仿真与 FPGA 原型
编译器	SPIR-V/NIR、优化、寄存器分配、机器码
用户态驱动	Vulkan/OpenGL/D3D、资源与 pipeline
内核驱动/固件	VM、调度、同步、复位、电源管理
后端物理设计	综合、P&R、STA、功耗、signoff
DFT/硅后	scan/MBIST、ATE、bring-up、失效分析
封装/PCB/SI/PI	GDDR、PCIe、供电、高速信号
显示/视频	DP/HDMI、KMS、编解码、色彩
游戏兼容/DevRel	CTS、引擎、游戏 profile、开发者工具
产品制造	供应链、BOM、良率、认证、量产与售后

“一个人借助 AI 能否做完”的正确答案是：AI 会大幅提高编码、文档、测试生成和问题检索效率，但不能替代实验室测量、流片签核、IP授权、制造、合规以及海量兼容性验证。

41. 成本等级与设备策略

不写虚假的固定价格，因为 FPGA、EDA、IP、工艺和流片报价变化很大。用成本等级管理决策：

等级	内容	策略
C0 个人学习	普通电脑、入门 FPGA、示波器/逻辑分析基础工具	立即开始
C1 高端 FPGA	PCIe FPGA 卡、较大容量 FPGA、服务器	达到 SIMT/驱动里程碑后再买
C2 MPW/小流片	PDK、EDA、封装、测试板	小模块充分验证后申请项目/高校/孵化资源
C3 产品原型	定制 IP、较大 die、GDDR PCB、实验室	需要融资和专业团队
C4 先进工艺量产	掩膜、晶圆、封测、库存、驱动与售后	公司级、资本密集型项目

最忌讳的是在软件栈和验证没成熟时，过早花钱流一个“大而全”的芯片。

42. 阶段闸门：什么时候允许进入下一步

Gate A：从软件进入 FPGA

软件参考模型确定性输出；
三角形、深度、纹理边界测试齐全；
定点误差可量化。

Gate B：从固定功能进入可编程核心

FPGA 光栅器长期稳定；
命令协议、backpressure、性能计数完整；
RTL 与参考模型自动差分。

Gate C：从单核进入多 CU

ISA 规范冻结 v1；
编译器可运行真实 compute/fragment shader；
单 CU 随机回归稳定；
cache/VM 内存模型明确。

Gate D：从 FPGA 进入 ASIC

Linux 驱动和编译器可在 FPGA/仿真平台运行；
P0 workload 全通过；
覆盖率、CDC、STA、形式验证达到签核线；
bring-up 和量产测试方案完成。

Gate E：从工程芯片进入消费产品

Vulkan 目标合规测试；
UE5 与多款游戏压力稳定；
驱动可安全升级/回滚；
PCIe、显存、显示、热和电气测试通过；
有持续维护驱动和处理游戏兼容问题的团队。

43. 接下来 90 天的执行计划

不要因为最终目标巨大而改变第一步。未来 90 天只做“正确、可验证、可复现”的软件与 RTL 基础。

第 1～30 天：C++ 黄金模型

建 handmade-gpu 仓库；
实现 framebuffer、边函数、top-left rule；
实现矩阵、裁剪、透视正确插值；
深度、纹理、混合；
增加命令流格式；
输出颜色、深度、primitive ID 三类参考图；
单元测试覆盖退化、屏幕外、共享边和极值。

验收：渲染纹理立方体与 1000 个随机三角形，重复运行结果逐字节一致。

第 31～60 天：SystemVerilog 与自动差分

valid/ready、FIFO、BRAM；
定点向量 ALU 与乘加流水；
raster edge setup；
像素覆盖测试；
Verilator 调用同一批 C++ 测试向量；
CI 自动报告首个不同像素和中间值。

验收：至少 10 万组随机覆盖测试与参考模型一致。

第 61～90 天：FPGA 显示闭环

VGA/HDMI 时序；
framebuffer/行缓冲；
UART 或片上总线命令；
clear、rect、triangle；
性能计数器；
输出旋转彩色立方体；
记录 LUT/FF/BRAM/DSP、频率、像素吞吐。

验收：连续运行 2 小时无花屏、死锁或命令丢失，并能从 Git 全新克隆复现。

44. 个人学习科目地图

按项目需要学习，不建议脱离实践一次性学完。

数学与图形

线性代数、齐次坐标；
重心坐标、数值误差；
采样、滤波、信号处理；
PBR、阴影、时域算法；
BVH、蒙特卡洛与实时光追。

计算机体系结构

流水线、scoreboard、乱序与吞吐；
SIMD/SIMT、分支发散；
cache、虚拟内存、一致性；
NoC、QoS、仲裁；
性能建模。

数字 IC

SystemVerilog、SVA；
UVM/形式验证；
CDC/RDC、STA；
低功耗设计；
DFT；
物理设计和 signoff。

系统软件

Linux kernel、PCIe、DMA；
DRM/KMS、GEM/TTM；
Vulkan、SPIR-V、Mesa NIR；
LLVM/编译原理；
并发、同步、内存模型；
firmware 与安全。

板级与制造

高速数字电路；
SI/PI；
BGA、DDR/GDDR routing；
VRM、电源完整性；
热设计；
DFM、ATE、良率和供应链。

45. 推荐代码库与官方资料的使用顺序

第一层：理解小 GPU

Tiny Renderer、Scratchapixel；
Project F；
RasterIX。

目标：看懂并自己重写，不是把仓库拼起来。

第二层：理解研究级 GPU

Vortex GPGPU：模拟器、RTL、FPGA 与软件栈；
MIAOW：基于公开 ISA 的 compute unit；
Skybox/Vortex graphics 相关模块；
gem5-gpu 或同类架构模拟研究工具。

目标：学会 ISA—编译器—RTL—驱动的接口边界。

第三层：理解真实驱动

Vulkan Specification；
Linux DRM 文档；
Mesa 源码结构；
RADV、NVK、Panfrost、V3DV 等开放驱动；
AMDGPU 内核驱动文档中的 VM、ring、buffer object、同步和 IP block 组织。

目标：选择一个小驱动纵向追踪一次 vkCmdDraw，直到 command buffer 和 shader machine code，而不是横向浏览几百万行代码。

第四层：现代产品架构

公开的 NVIDIA/AMD/Intel 架构白皮书；
Hot Chips、MICRO、ISCA、HPCA、SIGGRAPH 论文；
Vulkan ray tracing、mesh shader、同步与内存模型规范；
工艺、封装、GDDR 与 PCIe 官方规范（在获得合法访问条件后）。

公开白皮书只展示架构的一部分，不能替代实际 RTL、时序、驱动经验和自主验证。

46. 仓库升级版结构

open-aaa-gpu/
├─ specifications/
│  ├─ isa/
│  ├─ memory-model/
│  ├─ packets/
│  └─ registers/
├─ models/
│  ├─ functional/
│  ├─ cycle/
│  └─ performance/
├─ compiler/
│  ├─ assembler/
│  ├─ disassembler/
│  └─ nir-backend/
├─ rtl/
│  ├─ frontend/
│  ├─ compute-unit/
│  ├─ raster/
│  ├─ texture/
│  ├─ rop/
│  ├─ rt/
│  ├─ matrix/
│  ├─ cache-noc/
│  ├─ mmu/
│  └─ display/
├─ verification/
│  ├─ unit/
│  ├─ formal/
│  ├─ random/
│  ├─ cts/
│  └─ regressions/
├─ firmware/
├─ drivers/
│  ├─ linux-kmd/
│  ├─ mesa-vulkan/
│  └─ tools/
├─ fpga/
├─ asic/
│  ├─ constraints/
│  ├─ dft/
│  └─ physical/
├─ board/
│  ├─ schematics/
│  ├─ pcb/
│  └─ bringup/
├─ workloads/
├─ ue-tests/
└─ docs/

规范优先于实现。ISA、packet、寄存器和内存模型变更必须版本化，并同时更新模拟器、编译器、RTL、驱动和测试。

47. 最常见的失败路线

直接从 PCIe 开始：几年后只有一个能被系统识别的设备，没有 GPU。
只做 RTL，不做编译器：只能运行手写微基准，无法接真实 shader。
只追峰值 FLOPS：实际 workload 被 cache、寄存器或调度拖垮。
第一次就上光追：基础图形和软件栈尚未闭环，调试维度爆炸。
过早追 Windows：被 WDDM 和签名/兼容问题淹没，核心架构停滞。
只看画面，不做差分：错误被后续模块掩盖，最后无法定位。
第一颗芯片规模过大：验证、时序和 bring-up 风险同时失控。
忽略调试与复位：硅后遇到 hang 只能猜。
没有软件团队：芯片完成时驱动还没开始，硬件闲置数年。
把开源项目拼装叫自研：接口理解不深，遇到性能或正确性问题无法修改。

48. 最终 Definition of Done

只有满足下面的大部分条件，才能说“制造出一张能运行现代 3A 游戏的 RTX 功能级显卡”。

芯片与板卡

自研 GPU ASIC 正常量产或稳定工程样片；
PCIe、GDDR、供电、散热、显示输出长期稳定；
光栅、compute、RT、矩阵单元可被驱动使用；
多进程隔离、错误检测、局部/全局复位有效；
性能、功耗和温度达到产品目标。

软件

Vulkan 目标版本与扩展达到约定兼容度；
SPIR-V/NIR 到自研 ISA 的编译器稳定；
Linux KMD/Mesa UMD 可安装、升级和调试；
若面向主流 Windows 游戏，具备合格的 WDDM/D3D12 驱动；
shader/pipeline cache、内存管理、同步和崩溃恢复可靠；
有性能分析器、反汇编器、寄存器/trace 工具。

游戏与质量

UE5 代表性场景正确运行；
多款现代 3A 游戏能完成实际游玩，不只是启动；
画面无系统性错误，帧时间稳定；
8 小时以上压力、休眠唤醒、切换显示模式可通过；
驱动问题可以缩减、定位、修复并回归；
新游戏出现后仍有团队持续维护。

组织与制造

IP 与规范授权清晰；
芯片、封装、PCB、显存和散热供应链可持续；
有量产测试、良率分析和返修方案；
有驱动发布、安全响应和售后机制。

49. 最后的现实判断

个人从零制造“现代 3A、RTX 功能级”显卡，不是单靠学习时间就能完成的家庭项目。它和“从零造一架现代大型客机”类似：个人可以做模型、发动机原理实验和小型原型，也可以成长为总设计师，但最终产品必然依靠庞大团队和产业链。

这并不意味着目标没有意义。最可行的路径是：

个人完成 FPGA GPU → 深入一个核心方向 → 做出全栈研究原型 → 聚集团队与资源 → 小芯片验证 → 现代图形 ASIC → 工程样卡 → 用驱动和游戏兼容把它真正变成显卡。

如果你最终只能亲手完成 L1/L2，也已经完整跨越了图形学、体系结构、RTL 和系统软件；如果能把项目推进到 L3，你已经具备进入 GPU 研发核心团队的能力；只有把硬件、软件和制造组织起来，才有可能到达 L4。

全文最重要的两条原则是：

没有驱动和编译器的芯片不是现代 GPU；没有验证和量产能力的 GPU 不是显卡产品。

每一级都必须先正确、可测试、可复现，再扩大规模、提高频率、增加功能。

第三部分：从石英、晶圆到光刻机与晶圆厂

50. 这一部分解决什么问题

前两部分采用的是现代 Fabless 模式：自己设计 GPU，把签核后的 GDSII 交给晶圆代工厂制造。NVIDIA、AMD 等芯片设计公司本身也不需要拥有光刻机。

如果要求“从自然资源开始，连制造设备也尽量自己建立”，任务会扩大为四条相互依赖的工业链：

矿物与化工材料链
    └─ 石英 → 冶金硅 → 电子级多晶硅 → 单晶硅 → 抛光晶圆

晶圆制造工艺链
    └─ 氧化/沉积 → 涂胶 → 光刻 → 显影 → 刻蚀 → 注入 → 退火 → CMP → 金属互连

半导体设备链
    └─ 光刻机、刻蚀机、沉积设备、离子注入机、清洗机、CMP、量测与缺陷检测

厂务与供应链
    └─ 洁净室、超纯水、特种气体、真空、废气废液、掩模、光刻胶、封装测试

所以，本部分不是“给个人的一套家庭造芯片步骤”，而是从学习、实验室验证到产业化的技术地图。高温炉、电弧炉、高压激光、真空、氢气、氯硅烷、硅烷、强酸强碱和含氟化学品都具有严重危险，只能在具备专业设施、培训、监测和应急体系的机构中操作。

两种“生产 GPU”定义

模式	自己完成	外部完成	能否做出现代 GPU
Fabless 现实路线	GPU/驱动/版图、封装与板卡定义	晶圆、光刻设备、制造、部分封测	可以，也是推荐主线
全产业链路线	材料、设备、工艺、芯片、封装、显卡	仍会采购基础原料与通用设备	需要国家级产业体系

要造一张自研显卡，不必先造光刻机；要建立完全自主的先进半导体工业，才需要向上游材料与设备继续推进。

51. 从石英到电子级多晶硅

51.1 石英与冶金级硅

高纯石英或石英岩的主要成分是二氧化硅。工业上可通过碳热还原获得冶金级硅，概念反应为：

[ SiO_2 + 2C \rightarrow Si + 2CO ]

真正的工业过程还涉及矿石纯度、碳材料、电极、炉温、能耗、杂质分配、除渣和尾气治理。冶金级硅的纯度远不足以直接制造集成电路。

51.2 化学提纯

电子级多晶硅通常通过“把硅转化成可精馏的挥发性化合物，再沉积回高纯硅”的思路生产。典型流程包括：

冶金硅转化为氯硅烷等中间物；
多级精馏分离硼、磷、金属和碳等杂质；
在受控反应器内进行气相沉积；
得到电子级多晶硅；
取样分析并按杂质、电阻率等指标分级。

这里真正困难的不是化学方程式，而是：

原料、反应器和管路不能重新引入污染；
痕量杂质需要极高灵敏度的分析方法；
气体和副产物具有易燃、腐蚀或毒性风险；
每批材料必须可追溯；
能耗、回收、排放和连续生产决定成本。

51.3 学习与产业验收

应掌握：

物理化学、冶金学、精馏和 CVD；
痕量分析、质谱和材料表征；
超纯化学品、气体输送和污染控制；
工艺安全、HAZOP、联锁和排放治理；
批次一致性和统计过程控制。

验收不能只看“总体纯度”，还要分别规定关键金属、掺杂元素、碳、氧和颗粒污染上限。

52. 从多晶硅到单晶硅棒

52.1 直拉法 CZ

主流硅晶圆可使用 Czochralski 直拉法生长：

高纯多晶硅装入石英坩埚；
熔化并按目标电阻率加入微量掺杂元素；
将特定晶向的籽晶接触熔体；
籽晶和坩埚按控制策略旋转；
缓慢提拉，形成单晶硅棒；
通过直径控制维持晶棒均匀性。

SUMCO 的公开流程说明，CZ 使用高品质多晶硅生长单晶硅锭，并在熔体中加入微量硼或磷调节最终电阻率。SUMCO 晶圆制造流程

52.2 其他路线

MCZ：用磁场控制熔体流动，改善氧含量和均匀性；
FZ 区熔法：避免石英坩埚带来的氧，适合某些高纯、高电阻率需求；
外延晶圆：在抛光晶圆上生长受控单晶层；
SOI：在绝缘层上形成薄硅有源层，服务特定器件路线。

52.3 单晶生长核心指标

晶向与位错；
直径和圆度；
轴向/径向电阻率；
氧、碳和金属含量；
晶体缺陷和空洞；
热历史与机械应力；
可重复的批次控制。

单晶炉是一套材料、热场、真空/惰性气氛、运动控制、视觉测量和闭环算法共同构成的设备，不只是“把籽晶拉出来”。

53. 从硅棒到可制造晶圆

典型晶圆加工链为：

单晶硅棒
→ 晶向/电阻率检测
→ 外圆整形与定位标记
→ 线锯切片
→ 倒角
→ 研磨/蚀刻去损伤层
→ 双面抛光或最终 CMP
→ 超声/兆声清洗
→ 颗粒、平坦度和表面缺陷检测
→ 包装出货

晶圆厂关心的不是肉眼是否光亮，而是：

全局和局部平坦度；
厚度与总厚度变化；
翘曲、弯曲；
表面粗糙度；
晶体缺陷；
金属、颗粒和有机污染；
边缘形貌；
外延层厚度、掺杂和缺陷。

晶圆制造商公开流程也强调，硅锭需要经历切片、倒角、抛光和清洗等受控步骤，才能成为高平坦度、高洁净度晶圆。SUMCO 产品流程

个人/机构的现实边界

个人可以学习晶体生长、切片、研磨与表征原理；
高校实验室可在小尺寸晶体和非先进器件上做研究；
现代大直径电子级晶圆需要专用产线、耗材、量测和长期工艺积累；
自研 GPU 项目应直接采购合格晶圆或使用代工厂材料平台。

54. 晶圆如何变成晶体管和互连

芯片不是一次曝光完成，而是多种工艺模块反复循环。半导体行业协会的公开说明指出，氧化、光刻、刻蚀等步骤会重复数百次，逐层形成器件和互连。SIA 前端制造概览

54.1 FEOL：形成晶体管

晶圆清洗与表面准备；
隔离结构；
阱和沟道工程；
栅介质与栅极；
离子注入和热退火；
spacer、源漏和接触结构；
应变、外延和先进器件结构。

54.2 MOL：连接晶体管与第一层金属

接触孔；
局部互连；
接触电阻控制；
barrier/liner 和填充；
缺陷和电迁移控制。

54.3 BEOL：多层金属互连

介质层沉积；
通孔/沟槽图形化；
barrier、seed 和金属填充；
CMP 平坦化；
重复形成多层互连；
顶层金属、钝化和焊盘。

54.4 每一层的通用循环

表面准备
→ 薄膜生长/沉积
→ 涂胶与烘烤
→ 对准曝光
→ 后烘与显影
→ 检测 CD/overlay
→ 刻蚀或注入
→ 去胶与清洗
→ 量测/缺陷检查
→ 必要时 CMP

现代工艺集成的难点是“所有层共同工作”：某一步得到漂亮图形并不代表晶体管性能、互连可靠性和全片良率合格。

55. 一座晶圆厂需要哪些设备

工艺模块	主要设备	关键能力
热工艺	氧化炉、扩散炉、快速退火设备	温度均匀性、热预算、气氛控制
薄膜	PVD、CVD、ALD、外延设备	厚度/组分/应力/覆盖性
光刻	涂胶显影机、光刻机、烘烤与清洗	CD、overlay、focus、dose
刻蚀	干法等离子刻蚀、湿法刻蚀	选择比、各向异性、损伤、均匀性
掺杂	离子注入、扩散和退火	剂量、能量、深度和激活率
平坦化	CMP	去除速率、均匀性、dishing/erosion
清洗	单片/槽式清洗	颗粒、金属、有机物和残留去除
量测	CD-SEM、膜厚、overlay、散射测量	纳米级尺寸与对准反馈
缺陷	光学/电子束检测与复查	缺陷捕获率、吞吐和分类
测试	探针台、ATE、参数测试	晶圆级电性、binning 与良率

光刻机只是晶圆厂最复杂的设备之一。没有刻蚀、沉积、注入、CMP、清洗和量测，光刻出来的图形也无法变成晶体管。

56. 光刻的基本物理与系统指标

投影光刻可用简化的 Rayleigh 关系建立直觉：

$$ CD \approx k_1 \frac{\lambda}{NA} $$

$$ DOF \approx k_2 \frac{\lambda}{NA^2} $$

其中：

(CD)：可解析关键尺寸；
(\lambda)：曝光波长；
(NA)：数值孔径；
(k_1,k_2)：工艺、掩模、照明和计算光刻相关系数；
(DOF)：焦深。

提高分辨率可以缩短波长、提高 NA 或降低有效 (k_1)，但会牺牲焦深、工艺窗口、成本或复杂度。

光刻机的系统组成

光源
→ 光束整形与照明
→ 掩模/掩模台
→ 投影光学
→ 晶圆/晶圆台

全系统共享：
对准与调平、干涉/编码计量、隔振、温控、气体/真空、污染控制、控制软件

不能只看“最小线宽”

必须同时达到：

resolution/CD uniformity；
overlay；
focus 和 dose 控制；
lens/mirror aberration；
stage 扫描同步误差；
缺陷率和污染；
每小时晶圆吞吐；
uptime、维护时间和批次稳定性。

实验室曝光一次成功与工厂每天稳定生产成千上万次曝光，是两个不同等级的问题。

57. 光刻设备的分级学习路线

LITHO-L0：无掩模/接触式微米实验

目标是理解：

光刻胶成像；
掩模、曝光、显影；
线宽、剂量、焦距与工艺窗口；
对准标记；
从图形到刻蚀/沉积转移。

可在合规教学洁净室使用商业掩模对准机或无掩模曝光设备。不要把自制紫外灯箱的成功等同于步进扫描光刻机。

验收：在机构设备上重复形成微米级测试图形，并通过显微镜/轮廓仪量测尺寸分布，而不仅是“看见图案”。

LITHO-L1：i-line 投影/步进系统研究

365 nm 光源和窄带照明；
石英/玻璃掩模；
投影成像和缩小倍率；
自动对焦与调平；
XYθ 晶圆台；
图像识别对准；
剂量控制；
畸变标定和拼接误差。

目标不是立即制造先进芯片，而是完成一个能够在小晶圆上重复步进、对准多层图形的研究系统。

LITHO-L2：KrF DUV

248 nm KrF 准分子激光；
DUV 光学材料和镀膜；
光束均匀化；
更严格的污染和 purge；
reticle/wafer stage 高动态同步；
CD、overlay 与焦平面闭环；
DUV 光刻胶和后续工艺适配。

LITHO-L3：ArF 干式与浸没式

193 nm ArF 光源；
高 NA 投影系统；
浸没液体管理、气泡和污染控制；
更严格的光学材料、表面和环境要求；
OPC、相移掩模、多重图形化；
高速扫描、纳米计量和整机热漂移补偿。

ASML 的公开光刻资料给出的典型波长为 KrF 248 nm、ArF 193 nm；这些波长下降与更高 NA、计算光刻共同推动 DUV 分辨率提升。ASML 光源与激光

LITHO-L4：EUV 与 High-NA EUV

13.5 nm 光源；
全真空光路；
多层反射镜；
反射式掩模；
EUV 光刻胶与随机缺陷控制；
污染防护、氢环境和镜面寿命；
0.33 NA 到 High-NA 0.55 的成像系统；
极高精度工作台、计量和计算光刻。

EUV 不是在 DUV 设备上更换一个灯泡，而是光源、光学、掩模、工作台、真空、材料和量测的全面重构。ASML 官方说明其 EUV 系统使用 13.5 nm 波长；High-NA 系统将 NA 提高到 0.55。ASML EUV 系统

58. 一台 DUV 光刻机如何被研发出来

58.1 先确定系统需求

目标波长和 NA；
曝光视场；
目标 CD、overlay 和焦深；
晶圆尺寸；
每小时晶圆数；
单/双工作台；
工厂接口、维护性和可用率。

58.2 子系统并行研制

子系统	研发内容
光源	波长、带宽、脉冲稳定性、能量反馈、寿命
照明	pupil shaping、均匀性、偏振、照明模式
投影物镜	光学设计、材料、抛光、镀膜、装调和像差校正
掩模台	高速运动、位置测量、热和振动控制
晶圆台	XYθZ、调平、对焦、扫描同步、线缆与流体扰动
计量	干涉仪/编码器、对准传感、焦面和剂量测量
环境	温度、压力、湿度、气体纯度、分子污染和隔振
控制	实时运动、前馈/反馈、标定、故障诊断和日志
工艺	光刻胶、掩模、烘烤、显影、曝光条件优化

58.3 集成顺序

光源稳定性台架；
单独光学组件和像差测量；
单轴/多轴工作台和计量闭环；
静态曝光；
扫描同步曝光；
单层 CD/focus/dose map；
多层 overlay；
工艺窗口和缺陷；
吞吐、连续运行和维护；
客户工艺和量产验证。

光刻机的整机能力来自“各子系统误差预算的总和”。每个团队都必须知道自己允许消耗多少纳米、多少温漂和多少振动。

59. EUV 光刻机为什么尤其困难

59.1 EUV 光源

典型量产路线使用激光产生等离子体：

锡滴发生器
→ 识别与跟踪锡滴
→ 预脉冲整形
→ 高功率激光主脉冲
→ 锡等离子体
→ 13.5 nm EUV
→ collector 收集

ASML 公开资料说明，EUV 由锡基等离子体光源产生，并在真空系统中用于 300 mm 晶圆曝光。ASML NXE 平台

主要难题：

每滴锡的位置、形状和激光命中；
红外激光到 EUV 的转换效率；
collector 接收的可用功率；
锡碎屑和离子污染；
collector 反射率衰减；
光源功率稳定性与整机吞吐。

59.2 EUV 光学

13.5 nm 辐射会被空气和普通透镜强烈吸收，因此必须：

在高真空/受控环境中传输；
使用多层膜反射镜而非传统透镜；
使用反射式掩模；
严格控制镜面形貌、粗糙度和多层膜周期；
对每次反射损失做系统能量预算。

59.3 掩模、pellicle 与缺陷

掩模基底和平坦度；
多层反射膜缺陷；
absorber 图形；
掩模三维效应；
缺陷检测与修复；
pellicle 的透过率、热和机械可靠性；
掩模污染和寿命管理。

59.4 随机缺陷

EUV 光子能量高但光子数量有限，光刻胶反应具有统计波动。必须共同优化：

dose；
resist sensitivity；
line edge roughness；
photon shot noise；
微桥、断线和接触孔缺失；
后处理和检测策略。

59.5 High-NA

提高 NA 可以提升分辨率，同时也带来：

更小焦深；
anamorphic optics；
半视场和拼接策略变化；
更严苛的掩模、光刻胶和 overlay；
更复杂的光学制造与标定。

这就是为什么 EUV/High-NA 是几十年连续研发的系统工程，而不是“知道原理就能照图制造”。

60. 光刻机之外的关键设备怎么走

60.1 薄膜设备路线

薄膜物理和真空基础；
PVD 教学设备；
热 CVD/PECVD；
ALD 原子层沉积；
腔体清洁、颗粒和 wafer-to-wafer 重复性；
多腔 cluster tool、自动传片与量产维护。

60.2 刻蚀设备路线

等离子体和表面反应；
RIE 基础；
ICP 高密度等离子体；
endpoint detection；
高深宽比、低损伤与选择比控制；
chamber matching、seasoning 和批次稳定性。

60.3 离子注入与退火

离子源、质量分析、加速和束流控制；
wafer charging、剂量和均匀性；
晶格损伤与退火激活；
快速热退火、激光退火等工艺；
高压、辐射和有毒源材料安全。

60.4 CMP 与清洗

pad/slurry/压力/速度；
endpoint 与全片均匀性；
dishing、erosion、scratch；
颗粒、金属和有机残留；
化学品回收和废液处理。

60.5 量测与检测

设备开发不能只靠加工后做电学测试。必须在工艺中实时获得：

膜厚、折射率和组分；
CD、侧壁角和轮廓；
overlay；
表面/埋藏缺陷；
掺杂和电阻；
晶圆翘曲与应力；
缺陷空间分布和根因分类。

没有量测反馈，就没有可收敛的工艺。

61. 掩模、光刻胶与计算光刻

掩模链

芯片版图
→ 数据准备/层拆分
→ OPC/ILT
→ mask data fracture
→ 电子束写版
→ 显影与刻蚀
→ 缺陷检测和修复
→ pellicle
→ 入厂检测与寿命管理

光刻胶链

基础树脂、光酸发生剂和溶剂；
过滤和金属/颗粒控制；
spin coat 与膜厚；
soft bake、曝光、PEB、显影；
sensitivity、contrast、分辨率与粗糙度；
outgassing、刻蚀耐受和缺陷。

计算光刻

optical proximity correction；
source-mask optimization；
inverse lithography；
process window 建模；
mask rule checking；
hotspot 检测；
silicon-to-model 校准。

先进光刻的成像质量越来越依赖算法。光刻机、掩模、光刻胶和计算模型必须协同设计。

62. 洁净厂房与厂务系统

晶圆厂本身也是一台巨大机器，需要：

分级洁净环境和气流组织；
温度、湿度、压力与振动控制；
超纯水制备与回收；
大宗气体和特种气体系统；
化学品输送；
真空、冷却水和压缩空气；
不间断供电和电能质量；
废气、废水和危险废物处理；
火灾、泄漏、地震和人员安全系统；
自动物料搬运和制造执行系统；
设备、晶圆、批次和工艺参数全程追踪。

先进制程的污染控制对象不只是空气尘埃，还包括分子污染、金属离子、静电、有机残留和设备交叉污染。

63. 工艺开发：从单个 MOS 管到 GPU 制程

PROC-L0：教学器件

二极管、电阻、电容；
大尺寸 MOSFET；
四探针、I-V/C-V 和显微表征；
少量掩模层；
重点理解每道工艺如何影响器件。

PROC-L1：简单集成电路

环形振荡器；
inverter/NAND/触发器；
SRAM bitcell/小阵列；
PDK 规则、SPICE 模型和参数测试；
通过 MPW 而非自建产线完成更现实。

PROC-L2：成熟工艺平台

稳定晶体管模型；
多层金属；
SRAM、I/O、PLL、ESD 基础 IP；
PCM 与良率监控；
设计规则、可靠性和寿命模型；
PDK/EDA/制造闭环。

PROC-L3：现代逻辑工艺

FinFET/GAA 等器件；
多重图形化或 EUV；
low-k/high-k/金属栅；
复杂应变与外延；
低电阻接触和先进互连；
极严苛的缺陷密度与变异控制。

PROC-L4：GPU 量产平台

除了逻辑工艺，还要有：

大容量高密度/高性能 SRAM；
高速 PCIe/GDDR/Display PHY；
厚顶层金属和大电流供电；
封装、凸点和芯粒互连；
可靠性模型；
大 die 缺陷冗余、binning 和良率策略。

能制造一个晶体管，与能经济地制造数十亿晶体管的大 GPU，中间隔着器件、互连、IP、设计规则、缺陷密度和统计控制的巨大体系。

64. 从实验光刻走向工业光刻的验收门

Gate	验收条件	不通过时不能做什么
P1 图形形成	单层微米图形重复出现，CD 可量测	不进入多层器件
P2 图形转移	刻蚀/沉积后图形保持，缺陷可统计	不宣称形成器件
P3 多层对准	多层 overlay 达标，晶圆内/晶圆间稳定	不进入集成电路
P4 器件电性	MOS 参数、均匀性和可靠性达到目标	不进入标准单元
P5 电路良率	测试芯片和 SRAM 良率可预测	不流大芯片
P6 设备重复性	CD/overlay/focus/dose 长期受控	不进入量产
P7 经济性	吞吐、uptime、耗材和维护成本可接受	不能成为产业设备

65. 全产业链团队地图

团队	核心知识
硅材料	冶金、化工、精馏、CVD、分析化学
晶体/晶圆	晶体生长、热场、机械加工、CMP、缺陷检测
器件与集成	半导体物理、TCAD、工艺模块、可靠性
光源	激光、等离子体、光谱、功率和碎屑控制
光学	成像、光机、多层膜、超精密加工与计量
工作台	精密机械、磁悬浮/执行器、控制、隔振和热
真空/环境	真空、气体、污染、温控和厂务
掩模/光刻胶	材料、电子束写版、化学和缺陷
计算光刻	光学仿真、OPC/ILT、优化和大规模计算
其他设备	等离子体、薄膜、注入、CMP、清洗和量测
制造工程	SPC/APC、设备匹配、良率和生产调度
EHS	化学、激光、真空、高压、环保和应急

这解释了为什么光刻机不能由“几个机械和软件工程师照图装出来”：它需要材料、物理、化学、机械、控制、软件和制造长期共同收敛。

66. 从个人到产业的上游学习路线

第 1 阶段：1～2 年，理解材料与微纳加工

半导体物理、材料科学、物理化学；
光学、傅里叶光学；
真空与等离子体基础；
控制系统、机械设计和计量；
在正规实验室观察完整微纳加工流程；
设计测试结构并通过 MPW 获得真实芯片。

成果：能解释从掩模到晶体管的每一步，能阅读工艺流程和量测报告。

第 2 阶段：2～5 年，选择一个设备/工艺方向深入

不要同时造所有设备。选择一个方向：

小型投影/对准系统；
运动台与精密计量；
光学设计与像差标定；
CVD/ALD；
等离子刻蚀；
CMP；
缺陷检测；
计算光刻；
单晶生长或晶圆加工。

成果：在机构条件下完成可重复设备/工艺模块和量化指标。

第 3 阶段：5～10 年，形成成熟工艺或设备产品

与真实产线联合开发；
建立供应链和质量体系；
设备长期稳定性；
chamber/tool matching；
客户工艺验证；
可维护性、备件和服务。

第 4 阶段：10～30+ 年，完整先进制造生态

多代设备迭代；
材料、掩模、光刻胶与量测协同；
从成熟节点逐步推进；
大规模资本投入和人才梯队；
与芯片设计、封装、EDA 和终端产品形成闭环。

这一路线的时间尺度远大于个人 GPU 项目，但可以把个人学习转化为其中一个专业方向的职业路径。

67. 哪些应该自己做，哪些应该采购

GPU 项目建议自研

GPU ISA 和微架构；
shader 编译器与驱动；
光栅、纹理、ROP、RT/矩阵架构；
cache/NoC/MMU；
验证环境、性能模型和调试工具；
GPU 封装/板卡需求和系统软件。

GPU 项目通常采购或合作

晶圆与代工工艺；
EDA、PDK、标准单元和 SRAM compiler；
PCIe/GDDR/Display SerDes PHY；
封装、晶圆测试和成品测试；
GDDR 颗粒、PCB 生产和 SMT；
光刻机及其他晶圆制造设备。

全产业链研究才自建

多晶硅和晶圆工艺；
光刻、刻蚀、沉积等设备；
掩模、光刻胶和计算光刻；
洁净厂务、量测和生产控制。

采购不等于没有核心技术。产品竞争力来自你选择自研哪些差异化部分，并掌握外购部分的接口、验证和替代能力。

68. 安全与合规边界

以下工作不得在普通住宅或无资质场所尝试：

电弧炉、高温单晶炉和高功率激光；
准分子激光器和不可见强紫外/EUV辐射；
高压离子注入与可能产生辐射的设备；
氢气、硅烷、氯硅烷、掺杂源和特种气体；
含氟强腐蚀化学品、强氧化体系；
未经工程评审的高真空大腔体；
无废气/废水治理的湿法加工。

安全学习路线应是：

仿真和桌面光学教学；
在高校/研究所/企业洁净室接受培训；
使用已有商业设备完成受监督实验；
在 EHS、联锁和应急体系下开发设备模块；
通过法规、环保、激光、电气和压力容器等审查后运行。

本路线提供技术地图，不替代设备手册、工艺规范、实验室 SOP 和当地安全法规。

69. “从沙子到现代 3A 显卡”的总路线

基础工业
├─ 能源、电力、冶金、精密机械、化工、光学和测量
│
半导体材料
├─ 石英 → 冶金级硅 → 电子级多晶硅
├─ CZ/FZ 单晶硅
└─ 切片、抛光、清洗、外延 → 晶圆
│
制造设备与材料
├─ 光刻：i-line → KrF → ArF → ArFi → EUV/High-NA
├─ 薄膜、刻蚀、注入、退火、CMP、清洗
├─ 掩模、光刻胶、特种气体和超纯化学品
└─ 量测、缺陷检测、洁净室和厂务
│
晶圆工艺
├─ FEOL 晶体管
├─ MOL 接触
└─ BEOL 多层互连
│
GPU 设计
├─ ISA/SIMT、光栅、纹理、ROP
├─ cache/NoC/MMU/GDDR
├─ RT/矩阵/显示/视频
└─ 编译器、驱动、固件和验证
│
后端制造
├─ 晶圆测试 → 切割 → 封装 → 成品测试
└─ 显卡 PCB、显存、供电、散热和接口
│
软件与产品
└─ Vulkan/D3D → Unreal Engine → 3A 游戏 → 量产维护

这张图给出了最完整的答案：一张现代显卡最终确实可以追溯到石英，但任何现实组织都会把这条链拆成大量专业公司。真正可执行的主线仍是先完成 GPU 设计与软件，在有明确战略需求时再逐层向材料和设备扩展。

70. 第三部分的最终验收

读完并完成相应专业训练后，应当能够回答：

为什么冶金级硅不能直接制造晶体管？
多晶硅、单晶硅和抛光晶圆分别解决什么问题？
FEOL、MOL、BEOL 如何共同形成芯片？
为什么光刻只是晶圆制造的一部分？
波长、NA、焦深和工艺窗口如何相互制约？
i-line、KrF、ArF、ArFi、EUV 的系统差异是什么？
为什么 EUV 必须使用真空、反射镜和反射式掩模？
为什么“能曝光一次”远不等于“能量产”？
为什么缺少量测和缺陷检测就无法开发先进工艺？
为什么 GPU 设计公司通常不自己造晶圆和光刻机？
个人应该选择材料、设备、工艺、GPU架构、驱动中的哪一条主攻？
在哪些环节必须停止个人实验并进入合规实验室或工业团队？

第三部分的一句话原则是：

先能量测，才能谈工艺；先有稳定工艺，才能谈设备；先有完整产业链，才能谈从石英制造现代 GPU。

第四部分：全球产业链参与者与中国发展现状

71. 口径、时间与判断标准

本部分依据截至 2026 年 8 月的公开资料整理。企业名单是代表性样本，不是完整供应商名录。半导体客户验证、设备装机量、先进节点良率和军民敏感项目经常不公开，因此不能把“发布、送样、通过单项验证、进入产线、批量采购、规模量产”混为一谈。

国内发展阶段统一使用以下五级：

等级	含义	判断重点
A 规模量产	多家客户长期使用，形成稳定收入和服务体系	不等于全球领先
B 产线导入	已进入主流客户验证或批量采购	仍需观察份额、稳定性和高端场景
C 工程验证	样机/样品可用，处于客户验证或小批阶段	不能宣称完成国产替代
D 研发原型	原理样机、科研成果或开发中产品	距量产还有可靠性、成本和供应链
E 明显缺口	尚无可信公开量产证据，或高度依赖进口	属于主要瓶颈

判断一家供应商是否真正进入产业链，应依次问：

产品是论文、原理样机、工程机还是量产机？
是否通过目标工艺的客户验证？
是一台验证，还是多台重复订单？
能否达到产能、良率、uptime 和维护成本要求？
核心零部件、耗材和软件是否也能持续获得？
是支持“某节点的一个步骤”，还是覆盖该节点全部关键层？

72. 全产业链总览

环节	全球代表企业/机构	中国大陆代表企业/机构	国内总体判断
电子级硅与晶圆	Shin-Etsu、SUMCO、GlobalWafers、Siltronic、SK Siltron、Soitec	沪硅产业/上海新昇、中环领先、立昂微、神工股份、有研硅	200mm及以下较成熟；300mm已规模化，但先进逻辑用高端产品仍在提升
EDA	Synopsys、Cadence、Siemens EDA、Ansys、Keysight	华大九天、概伦电子、芯和半导体、广立微、行芯科技、合见工软	点工具和部分流程进展明显；先进数字全流程、signoff与生态仍弱
半导体IP	Arm、Synopsys、Cadence、Rambus、Alphawave、Imagination	芯原股份、平头哥、芯动科技、灿芯、摩尔线程等自研IP团队	常用IP可覆盖一部分；先进高速PHY、GPU生态和长期硅验证仍是难点
GPU设计	NVIDIA、AMD、Intel、Apple、Qualcomm、Arm、Imagination	摩尔线程、壁仞、沐曦、砺算、景嘉微、芯动科技、海思等	已有图形/计算芯片和板卡；性能功耗、先进制造、驱动与游戏兼容仍有明显差距
晶圆代工	TSMC、Samsung、Intel Foundry、GlobalFoundries、UMC	中芯国际、华虹集团、晶合集成、粤芯、积塔	成熟制程体系和产能较完整；最先进逻辑工艺、EUV与经济性受限
光刻整机	ASML、Nikon、Canon	上海微电子及其他公开较少的新项目	封装、显示、LED和成熟前道有产品；先进ArFi/EUV公开量产能力仍是核心缺口
光刻光源/光学/工作台	Cymer/ASML、Gigaphoton、ZEISS SMT、Nikon、Canon	科益虹源、国望光学、国科精密、华卓精科、启尔机电、中科院相关研究所	子系统持续突破；整机级稳定性、精度、寿命和批量一致性最难
刻蚀/沉积/热处理	Applied Materials、Lam Research、Tokyo Electron、ASM、Kokusai	北方华创、中微公司、拓荆科技、屹唐、微导纳米	国内设备最有进展的板块之一，多类设备已进入主流晶圆厂
清洗/电镀/涂胶显影	SCREEN、Tokyo Electron、Lam、Applied Materials	盛美上海、芯源微、北方华创	清洗和电镀较强；前道高端Track仍在追赶
CMP	Applied Materials、Ebara	华海清科；耗材安集科技、鼎龙股份	设备和部分抛光液已进入量产，属于国产替代较快环节
离子注入	Applied Materials、Axcelis	凯世通、中科信、北方华创等	有产品导入，先进大束流/高能量和全工艺覆盖仍需提升
检测与量测	KLA、Applied Materials、Hitachi High-Tech、Lasertec、Onto Innovation	中科飞测、精测电子、睿励科学仪器、东方晶源、上海微电子检测业务	光学量测进步较快；先进图形缺陷、电子束和EUV掩模检测仍明显不足
光刻胶	JSR、TOK、Shin-Etsu、Fujifilm、DuPont	南大光电、北京科华、晶瑞电材/苏州瑞红、上海新阳、彤程新材	g/i-line较成熟，KrF增长，ArF处于验证/放量；EUV胶仍属研发追赶
掩模版	DNP、Toppan Photomask、Photronics、HOYA	清溢光电、路维光电、中芯国际掩模、华润相关平台	显示与成熟制程有基础；先进逻辑掩模、基板、写版和检测依赖较高
电子特气/湿化学品	Air Liquide、Linde、Merck、Entegris、Air Products、Kanto	华特气体、金宏气体、派瑞特气、雅克科技、江化微、晶瑞电材、安集科技	多种产品已国产化；超高纯度、先进工艺认证和长期一致性继续追赶
DRAM/GDDR/HBM	Samsung、SK hynix、Micron	长鑫存储	DDR4/DDR5、LPDDR已有产品；面向高端GPU的GDDR和HBM公开量产生态仍是短板
NAND	Samsung、SK hynix/Solidigm、Kioxia、Micron、Western Digital/Sandisk	长江存储	3D NAND已形成产业能力；高端企业级生态和设备限制仍影响扩展
封装测试	ASE、Amkor、TSMC、Intel、Samsung	长电科技、通富微电、华天科技、甬矽电子、盛合晶微	传统封测全球竞争力较强；2.5D/3D、chiplet正加速，先进基板/HBM协同仍有缺口
封装基板	Ibiden、Shinko、Unimicron、Kinsus、AT&S	深南电路、兴森科技、珠海越亚、崇达等	普通载板和PCB基础强；高端ABF大尺寸载板仍需突破
显卡PCB/整机	ASUS、MSI、Gigabyte、Sapphire、PC Partner	七彩虹、影驰、索泰中国供应链、铭瑄、盈通及大量PCB/SMT企业	板卡制造和供应链成熟；核心GPU与高速显存决定上限
科研与试验线	imec、CEA-Leti、Fraunhofer、Albany NanoTech、大学联盟	中科院微电子所、长春光机所、上海微系统所、清华、北大、复旦、浙大、华中科大等	科研布局广；从论文/样机到可维护量产设备仍需产业化桥梁

73. 硅材料、单晶与大尺寸晶圆

全球参与者

Shin-Etsu、SUMCO：日本大型硅晶圆供应商，覆盖抛光片、外延片、SOI等；
GlobalWafers：中国台湾地区的全球化晶圆供应商；
Siltronic：德国300mm晶圆重要供应商；
SK Siltron：韩国硅片供应商；
Soitec：法国SOI及工程衬底代表厂商；
上游还包括高纯石英、石墨热场、坩埚、切割线、抛光耗材和检测设备公司。

中国参与者

沪硅产业/上海新昇：300mm硅片、200mm硅片和SOI平台；
中环领先：8～12英寸硅片，公开规划包括逻辑与功率器件产品线；
立昂微、有研硅、上海新傲、神工股份：覆盖不同尺寸硅片、SOI、轻掺/重掺材料和硅部件；
晶盛机电、连城数控等：在晶体生长、切片和相关设备领域参与供应链。

国内现状

国内已经结束“300mm硅片完全没有规模供应”的阶段。沪硅产业公开称其具备300mm硅片规模化销售能力；中环领先公开布局8～12英寸规模制造。沪硅产业中环领先

但需要区分：

测试片、挡片与正片；
成熟制程与先进逻辑产品；
抛光片、外延片、退火片和SOI；
“通过一家客户”与全球顶级Fab长期大批量使用。

总体判断：200mm及以下为A/B；300mm成熟产品为A/B；先进逻辑最严格规格为B/C。 核心差距集中在缺陷密度、平坦度、批次一致性、先进外延/退火产品和全球客户认证。

74. EDA、IP与芯片设计服务

全球参与者

Synopsys、Cadence、Siemens EDA：数字前端、验证、综合、布局布线、时序、物理验证等核心平台；
Ansys：电磁、热、功耗与多物理场；
Keysight：射频、电磁与高速接口设计；
Arm、Synopsys IP、Cadence IP、Rambus、Alphawave、Imagination：CPU、接口、内存、SerDes、GPU等IP；
RISC-V International、CHIPS Alliance：开放ISA与开源硬件生态组织。

中国参与者

华大九天：模拟、存储、射频、平板显示和部分数字EDA流程；
概伦电子：器件建模、特性测试、仿真和DTCO相关工具；
芯和半导体：射频/高速数字/封装与系统级EDA；
广立微：良率提升、可制造性和晶圆级电性测试；
行芯科技、合见工软、芯华章、九同方等：数字实现、验证、仿真或细分工具；
芯原股份、灿芯、芯动科技等：IP、设计服务和平台方案。

国内现状

国内已从单点工具扩展到多个流程平台，华大九天公开披露存储电路设计全流程系统已用于头部存储企业；概伦电子形成器件建模和DTCO特色。华大九天2025年报概伦电子2025半年报

总体判断：模拟/显示/存储及部分点工具为A/B，先进数字全流程为B/C，顶级节点signoff、硬件仿真器、完整IP生态仍为E/B并存。 最大问题不是有没有工具界面，而是：

与先进工艺PDK的同步；
数十亿门设计的容量、速度和收敛质量；
与国际标准、第三方IP和客户流程兼容；
长期回归库和硅后相关性；
编译器、驱动、EDA和工艺的协同优化。

75. 光刻整机与核心子系统

全球分工

子系统	代表参与者
EUV/高端DUV整机	ASML
DUV/i-line整机	ASML、Nikon、Canon
EUV/DUV光源	Cymer/ASML、Gigaphoton及其供应链
EUV投影光学	ZEISS SMT与ASML生态
光刻胶Track	Tokyo Electron、SCREEN
掩模写版/检测	NuFlare、JEOL、Lasertec、KLA、Applied Materials
研究平台	imec、CEA-Leti、Albany NanoTech等

中国分工

上海微电子（SMEE）：光刻整机、先进封装/显示/LED/MEMS及检测等产品；
科益虹源：准分子激光光源方向；
国望光学、国科精密、中科院长春光机所等：投影物镜、照明和EUV光学研究；
华卓精科：精密工作台与运动系统；
启尔机电：浸没系统等方向；
芯源微、盛美上海：涂胶显影与配套设备；
中科院微电子所、光电技术研究所、上海光机所、长春光机所及高校：计算光刻、EUV光源/光学、控制与原理验证。

国内现状

SMEE官网公开的产品覆盖集成电路、平板显示、LED/MEMS/功率器件等领域。上海微电子

对先进前道光刻必须采用保守结论：

成熟节点和非前道先进领域已存在国产产品；
国内在光源、物镜、工作台、浸没和控制等子系统持续研发；
市场报道存在国产浸没式DUV验证/交付计划，但公开信息不足以确认其已达到大规模量产所需的overlay、吞吐、uptime和全生命周期服务；
截至本版本，没有可信公开证据表明中国已拥有可供先进逻辑量产使用的国产EUV整机。

总体判断：封装/显示/LED光刻为A/B，成熟前道为B，国产ArFi为C/D，EUV整机为D/E。 光刻仍是整条国产设备链中最突出的系统性短板。

76. 刻蚀、沉积、热处理、清洗与CMP设备

全球参与者

Applied Materials：PVD/CVD/刻蚀/注入/CMP/量测等广泛产品；
Lam Research：刻蚀、沉积、清洗；
Tokyo Electron：涂胶显影、刻蚀、沉积、清洗和测试；
ASM International：ALD、外延；
Kokusai Electric：批式热处理和沉积；
SCREEN：清洗和涂胶显影；
Ebara：CMP、真空等。

中国参与者与进展

北方华创：刻蚀、PVD、CVD、ALD、炉管、清洗、RTP、外延和注入等；官网称多类产品进入主流芯片工厂。北方华创产品线
中微公司：介质/导体刻蚀、MOCVD和薄膜方向；
拓荆科技：PECVD、ALD、SACVD、HDPCVD等薄膜设备；
盛美上海：单片/槽式清洗、电镀、无应力抛光、炉管、Track和PECVD等。盛美上海
华海清科：CMP整机、减薄和相关装备；
芯源微：前道涂胶显影、清洗和先进封装设备；
屹唐股份、微导纳米、至纯科技等：干法去胶、热处理、ALD、湿法与厂务等细分方向。

国内现状

这是国内最接近形成“多品类平台”的设备板块。北方华创、中微、拓荆、盛美等已从单一机型走向多产品，部分设备获得重复订单。

总体判断：

清洗、电镀、部分刻蚀、PVD/CVD/ALD、炉管、CMP：A/B；
高端Track、先进注入、某些关键薄膜与最严苛先进节点应用：B/C；
与国际龙头相比仍需提升腔体匹配、长期稳定性、核心零部件自主性、全球服务和全工艺覆盖。

不能因为一台设备“支持5nm工艺中的某一步”，就说已经拥有完整5nm生产线。

77. 检测、量测、掩模与材料

检测量测

全球核心参与者包括 KLA、Applied Materials、Hitachi High-Tech、Lasertec、Onto Innovation、Thermo Fisher。它们覆盖光学缺陷、电子束检测、CD-SEM、overlay、膜厚、成分和失效分析。

国内代表：

中科飞测：无图形/图形晶圆缺陷、三维形貌、膜厚和套刻量测；公开资料显示产品用于国内28nm及以上产线。中科飞测简介
精测电子、睿励科学仪器、东方晶源：膜厚/OCD、缺陷、电子束与相关量测方向；
上海微电子：光学量测/检测产品线；
高校和中科院提供光学、电子束、算法和标准样片研究。

总体判断：普通光学检测和部分量测为B；先进图形缺陷、电子束高吞吐、EUV掩模检测和最先进节点过程控制为C/E。这是决定良率、容易被低估的瓶颈。

光刻胶与配套材料

全球代表：JSR、Tokyo Ohka Kogyo、Shin-Etsu、Fujifilm、DuPont、Merck。

国内代表：南大光电、北京科华、晶瑞电材/苏州瑞红、上海新阳、彤程新材；CMP材料有安集科技、鼎龙股份；湿电子化学品和特气包括江化微、晶瑞电材、华特气体、金宏气体、派瑞特气、雅克科技等。

国内现状：

g-line/i-line和部分KrF：A/B；
ArF：已有客户验证和产业化推进，整体为B/C；
ArF浸没高端品种、EUV胶及底层材料：C/E；
CMP抛光液、清洗液和部分特气：已进入A/B，但先进节点的杂质控制、批次一致性和多客户认证仍需积累。

掩模版

全球代表：DNP、Toppan Photomask、Photronics、HOYA，并依赖高端电子束写版和检测设备。

国内代表：清溢光电、路维光电、中芯国际掩模平台等。显示、封装和成熟制程掩模具备产业基础；先进逻辑掩模基板、复杂OPC写版、缺陷检测与EUV mask生态仍是明显缺口。

78. 晶圆代工与工艺平台

全球参与者

TSMC：先进逻辑代工和CoWoS等先进封装；
Samsung Foundry：先进逻辑、存储和封装协同；
Intel Foundry：先进逻辑和EMIB/Foveros；
GlobalFoundries、UMC、Tower、PSMC：成熟和特色工艺；
imec、CEA-Leti、Albany NanoTech：前沿工艺联合研发与试验线。

TSMC 2025年年报显示其在中国台湾、美国、日本和中国大陆运营多座晶圆厂，并持续推进4nm、3nm及后续节点，体现先进制造所需的全球资本和客户协同规模。TSMC 2025年报

中国参与者

中芯国际：国内最大的纯晶圆代工平台；
华虹集团/华虹宏力/上海华力：特色工艺、成熟逻辑和部分先进工艺；
晶合集成：显示驱动、CIS、功率和相关代工；
粤芯、积塔、燕东微、华润微、士兰微等：成熟工艺、功率和特色器件；
武汉新芯、长江存储、长鑫存储：存储相关制造平台。

国内现状

55/40/28nm及以上成熟与特色工艺：产业链相对完整，属于A；
先进节点已经有产品实践，但依赖DUV多重图形化及受限设备，成本、产能、良率和持续迭代能力与全球领先水平存在差距，属于B/C；
国产EUV支撑的先进工艺：E。

对GPU尤其重要：大芯片对晶体管密度、频率、功耗、SRAM、先进封装和良率同时敏感。即使功能设计正确，落后工艺也会使面积、功耗和成本迅速失去竞争力。

79. DRAM、GDDR、HBM与NAND

全球参与者

DRAM/GDDR/HBM：Samsung、SK hynix、Micron；
NAND：Samsung、SK hynix/Solidigm、Kioxia、Micron、Western Digital/Sandisk；
HBM还依赖TSV、晶圆减薄、堆叠、基底die、2.5D封装和GPU协同验证。

中国参与者

长鑫存储（CXMT）：DRAM设计制造；官网产品覆盖DDR4、DDR5、LPDDR4X和LPDDR5/5X，2025年公开LPDDR5X量产/送样进展。长鑫产品 LPDDR5X进展
长江存储（YMTC）：3D NAND及SSD生态；
兆易创新、东芯股份、普冉股份等：利基存储、NOR/SLC NAND等；
江波龙、佰维存储、朗科等：模组、封测和存储产品生态。

国内现状

普通DDR/LPDDR：长鑫已形成产品和量产能力，A/B；
NAND：长江存储已建立3D NAND产业能力，A/B；
高端GPU所需GDDR：公开产品、生态和大规模验证仍不足，C/E；
HBM：涉及DRAM die、TSV、堆叠、base die与2.5D封装，公开量产能力与国际龙头仍有明显差距，C/E。

因此，国产GPU即使核心芯片完成，也可能受到显存速率、供货、封装和控制器PHY的共同约束。

80. GPU芯片、软件生态与整卡

全球参与者

NVIDIA：GeForce/RTX、CUDA、驱动和开发者生态；
AMD：Radeon、RDNA/CDNA、ROCm和开源Linux驱动；
Intel：Arc/Xe、核显、数据中心GPU及开源软件栈；
Apple、Qualcomm、Arm、Imagination：移动/集成GPU和IP；
晶圆、显存和封装由TSMC/Samsung、Samsung/SK hynix/Micron、ASE/Amkor等共同完成；
整卡由ASUS、MSI、Gigabyte、Sapphire、PC Partner等设计制造。

中国参与者

企业	公开定位	应当关注的验证点
摩尔线程	统一系统架构GPU，桌面图形、AI和数据中心；MTT S80等已发布	驱动兼容、性能功耗、DX/Vulkan覆盖和持续更新
砺算科技	自研图形GPU和消费/专业卡	第三方游戏测试、量产规模、光追/AI能力与驱动成熟度
景嘉微	图形处理芯片和相关产品	通用消费生态与现代API覆盖
沐曦	高性能通用GPU、训练/推理及图形产品规划	软件栈、集群部署、制造与供应稳定性
壁仞科技	通用计算/AI GPU	先进封装、软件平台和持续供货
芯动科技	GPU IP/芯片及相关平台	图形API、客户落地和生态
海思、平头哥等	SoC/AI/图形相关自研能力	多为系统内部平台，不等同于消费独显

摩尔线程官网显示MTT S80为桌面显卡产品；沐曦公开定位为全栈高性能GPU芯片和计算平台。MTT S80 沐曦

国内现状

国内已经跨过“完全没有自主GPU产品”的阶段，但必须区分：

AI加速器与图形GPU；
芯片发布与稳定量产；
理论算力与真实游戏性能；
支持API名称与通过大规模兼容测试；
能启动游戏与长期稳定运行游戏。

总体判断：AI/GPGPU和专用图形已有B/C产品；消费游戏独显处于B/C追赶；达到同期主流RTX的性能功耗、光追、AI重建、驱动稳定性和游戏生态仍为C/E。对国产游戏GPU而言，软件栈可能比单纯增加晶体管更难补齐。

81. 封装测试、载板和板卡制造

全球参与者

OSAT：ASE、Amkor、Powertech、JCET等；
Foundry先进封装：TSMC CoWoS/SoIC、Intel EMIB/Foveros、Samsung I-Cube/X-Cube；
载板：Ibiden、Shinko、Unimicron、Kinsus、AT&S；
测试：Teradyne、Advantest，探针卡和接口板还有FormFactor等；
PCB/AIB：ASUS、MSI、Gigabyte、Sapphire及全球EMS/ODM。

中国参与者

长电科技、通富微电、华天科技、甬矽电子、盛合晶微：封装测试与先进封装；
深南电路、兴森科技、珠海越亚等：PCB和封装基板；
华峰测控、长川科技：测试机、分选机等；
七彩虹、铭瑄、盈通及珠三角/长三角PCB、SMT、散热供应链：显卡板卡和整机制造。

国内现状

传统封装测试、PCB、SMT和散热：A；
Fan-out、2.5D/3D、chiplet等先进封装：B/C；
大尺寸高层ABF载板、HBM堆叠、先进硅中介层与最顶级测试生态：C/E；
显卡板卡生产本身不是主要短板，核心瓶颈仍是GPU die、GDDR/HBM、先进封装和驱动。

82. 科研机构、大学和产业组织

全球机构

imec：先进CMOS、High-NA EUV、封装和300mm试验线；2026年公开接收EXE:5200 High-NA EUV系统。imec High-NA EUV
CEA-Leti：器件、FD-SOI、3D集成和微系统；
Fraunhofer：应用研究、设备、封装和光学；
Albany NanoTech/NY CREATES：美国先进节点联合研发平台；
SEMATECH历史体系、SRC、大学实验室：产学研联合研究；
SEMI、JEDEC、PCI-SIG、Khronos、UCIe Consortium：设备材料、存储、PCIe、图形API和chiplet互连标准。

中国机构

中国科学院微电子研究所：器件、先导工艺、EDA、计算光刻、封装与设备；其公开先导中心拥有完整8英寸研发线。中科院微电子所先导中心
中国科学院长春光机所：EUV光源、超光滑光学、多层膜与成像研究；曾牵头EUV光刻关键技术研究。长春光机所EUV项目
中科院光电技术研究所、上海光机所、上海微系统所、半导体所：光学、激光、器件、材料和微系统；
清华大学集成电路学院：器件、EDA、设计、装备、材料和先进封装等；清华集成电路学院
北京大学、复旦大学、浙江大学、上海交通大学、华中科技大学、电子科技大学、西安电子科技大学、国防科技大学等：设计、器件、工艺、光学、体系结构和软件；
国家集成电路产业投资基金、地方产业基金、产业联盟、SEMI China、中国半导体行业协会：资本、标准、展会和产业协调。

国内产学研问题

国内不缺论文和单点样机，主要缺少：

长期开放且服务产业的先进中试线；
从原型到批量设备的工程化资金和客户共同验证；
跨企业共享的标准样片、测试方法和失效数据库；
允许工程师持续十年以上迭代同一平台的组织稳定性；
设备、材料、工艺、EDA和芯片设计的同步开发。

83. 中国半导体产业链能力矩阵

能力层级	相对较强	快速追赶	突出短板
材料	部分特气、湿化学品、靶材、CMP液、200mm硅片	300mm硅片、ArF胶、先进封装材料	EUV胶、先进掩模材料、部分超高纯/长期一致性材料
设备	清洗、电镀、CMP、部分刻蚀/沉积/炉管	前道Track、检测量测、注入、先进薄膜	ArFi/EUV光刻、EUV掩模检测、部分核心零部件
制造	成熟制程、功率/模拟/特色工艺	先进逻辑、DRAM、3D NAND	国产EUV支撑的先进节点、顶级良率与成本
设计	手机/通信/AI/部分GPU设计人才与市场	国产GPU、chiplet、RISC-V、EDA	全球领先GPU生态、高端IP、先进signoff全流程
存储	NAND、DDR/LPDDR开始形成规模	DDR5、LPDDR5X、先进NAND	GDDR、HBM及其先进封装生态
封装	传统OSAT、PCB、SMT	2.5D/3D、Fan-out、chiplet	HBM协同、大尺寸ABF载板、顶级测试
软件	Linux生态、国产AI框架适配、工程人才	GPU编译器、驱动、算子库	CUDA级生态、海量游戏兼容和长期开发者工具

综合结论

中国已经拥有较完整的半导体产业“骨架”，在成熟制程、部分设备、封测、PCB和终端制造上规模很大；问题不再是“是否完全为零”，而是：

高端环节之间能否同时达到量产指标；
能否在没有进口关键设备/零部件时持续扩产和维护；
能否形成先进工艺—EDA—IP—设计—封装的闭环；
能否把一次突破变成多代产品和稳定良率；
GPU驱动、编译器和应用生态能否长期投入。

最薄弱的单点仍会决定整条链的上限。一条产线拥有90%的国产设备，并不代表剩余10%的不可替代设备不重要。

84. 对“自研RTX级显卡”项目的供应链选择

第一代：不要追求全国产

目标是验证GPU架构和软件栈：

FPGA：AMD/Xilinx、Intel FPGA或国产可用平台择优；
EDA：合法可获得且能完成签核的工具；
ASIC：成熟工艺MPW；
显存：先DDR，再GDDR；
系统：Linux＋Mesa Vulkan；
板卡：国内PCB/SMT和散热供应链。

第二代：建立双供应与替代验证

对EDA、IP、工艺、封装和板卡建立A/B方案；
国产EDA先从验证、模拟、版图、DFM等可控环节导入；
国产设备和材料由晶圆厂负责工艺认证，GPU团队不直接选机台；
驱动和编译器坚持自研并建立开源/开放接口。

第三代：针对国产工艺协同优化

根据可获得工艺重新做性能/面积/功耗模型；
用chiplet或多芯片降低大die良率风险；
增大cache、降低频率或调整wave宽度，以适配工艺特性；
如果GDDR/HBM受限，调整压缩、缓存、总线和封装路线；
不要照抄NVIDIA在不同工艺、显存和生态下的最优解。

关键判断

对第一张自研GPU，最重要的是“跑通全栈”；对第一张国产供应链GPU，最重要的是“每个关键环节都有经过量产验证的可获得方案”；对真正RTX级产品，最重要的是“连续迭代三代以上”。

85. 信息维护规则

产业状态变化很快，建议每6个月更新一次本部分。更新时只接受以下证据等级：

公司年报、招股书、官网产品与正式公告；
客户或合作方的交叉确认；
政府、交易所、标准组织和科研机构公开资料；
可信媒体多源报道；
券商/咨询数据只能作为补充；
自媒体传闻、匿名参数表和展会口号不得直接写成量产事实。

每次更新记录：

环节：
公司/机构：
产品或项目：
当前阶段：发布 / 送样 / 验证 / 批量采购 / 规模量产
目标工艺与应用：
证据日期与链接：
是否有客户交叉验证：
仍依赖的国外设备/IP/材料：
与上一版本相比发生了什么变化：

第四部分的一句话原则是：

列出公司不等于形成产业链；只有每个关键环节都通过客户验证、能够批量交付并持续迭代，产业链才真正成立。

第五部分：GPU产业的金融、资金、基金与投资判断

86. 为什么学习GPU还必须理解金融

GPU不是只靠技术方案就能完成的产品。项目需要先支付研发人员、EDA、IP、流片、封装、验证、驱动开发、板卡备货和售后费用，之后才可能产生收入。即使芯片最终卖得出去，资金也可能在回款前耗尽。

因此，GPU项目必须同时回答四类问题：

技术可行性：芯片能不能设计、流片、点亮并达到PPA目标；
产品可行性：驱动、编译器、API和应用兼容性能不能形成可用产品；
商业可行性：谁购买、为什么更换现有方案、销量是否足以摊薄固定成本；
财务可行性：在实现收入前需要多少钱，融资能否覆盖失败重试和下一代产品。

半导体企业常见的死亡原因不是“完全没有技术”，而是：

第一代产品延期，现金只能支撑到流片，不能支撑到驱动成熟；
芯片功能正确，但性能、功耗或成本无法商业化；
客户验证周期比融资计划长；
只计算一次流片费用，没有计算改版、封装、库存和售后；
把政府补助、意向订单和关联交易误当成稳定经营现金流；
为了展示参数做出大芯片，却没有足够销量摊薄研发成本。

本部分的目标不是教读者炒作“GPU概念股”，而是建立一套能够审视GPU项目、产业基金和半导体企业的财务框架。

本部分属于产业研究和财务教育材料，不构成对任何证券、基金或非公开项目的买卖建议。具体投资应结合个人风险承受能力，并由持牌机构提供适当性服务。

87. GPU项目的钱花在哪里

87.1 一次性工程投入NRE

NRE（Non-Recurring Engineering）是产品尚未量产就要发生的投入，主要包括：

项目	内容	容易漏算的部分
人员	架构、RTL、验证、DFT、后端、固件、驱动、编译器、应用工程	招聘周期、股权激励、跨代维护
EDA	前端、验证、综合、时序、布局布线、物理验证和签核	并发许可、服务器、版本升级和现场支持
IP	CPU、安全、PCIe、DDR/GDDR/HBM PHY、SerDes、NoC等	版税、工艺迁移、重新认证
流片	MPW或全掩模、工程批次、工艺服务	首次失败后的改版和第二次流片
封装与测试	封装设计、基板、测试程序、探针卡、老化与可靠性	小批量单价很高、先进封装良率
软件生态	内核驱动、用户态驱动、编译器、图形API、算子库和工具	上市后多年持续适配，不是一次性成本
样机与认证	PCB、供电、散热、EMC、安全、操作系统和整机认证	多家板厂和多轮板卡改版

87.2 量产后的单位成本

一颗可销售GPU的大致成本链为：

晶圆采购
  ↓
晶圆测试和良率损失
  ↓
封装、基板与显存
  ↓
成品测试和老化
  ↓
PCB、VRM、散热器与结构件
  ↓
物流、渠道、保修与退换货准备

估算单颗裸片成本时不能简单使用“晶圆价格÷理论裸片数”。应使用：

[ \text{合格裸片成本} \approx \frac{\text{晶圆采购价}+\text{晶圆测试费}} {\text{每片晶圆理论裸片数}\times\text{裸片良率}} ]

再加入封装良率：

[ \text{合格封装芯片成本} \approx \frac{\text{合格裸片成本}+\text{封装与测试成本}} {\text{封装成品率}} ]

大die会同时减少每片晶圆可切割数量并降低良率，这正是GPU采用chiplet、缓存分层、不同工艺混合封装的重要经济原因。

87.3 成本数量级

下面只是制定预算时使用的粗略数量级，不是晶圆厂、EDA公司或封装厂报价。工艺节点、芯片面积、IP授权方式和采购规模可让实际费用相差数倍甚至数十倍。

阶段	典型目标	资金数量级
个人学习	软件渲染器、模拟器、开源RTL	数千～数万元
FPGA原型	简单GPU、显示输出、开发板验证	数万～数十万元
教学/成熟工艺MPW	小规模测试芯片	数十万～数百万元
成熟工艺完整ASIC	自有掩模、小批验证	千万元～亿元级
商业GPU第一代	芯片、软件、板卡和客户验证	数亿元～数十亿元
高端GPU连续迭代	先进工艺、先进封装、软件生态和三代以上产品	数十亿～数百亿元
先进晶圆厂	厂房、设备、厂务、工艺和产能爬坡	千亿元数量级并不罕见

第一颗芯片点亮只代表“工程样品存在”；资金计划还必须覆盖至少一次改版、12～24个月客户验证、首批库存以及下一代架构预研。

88. GPU与半导体企业的资金从哪里来

资金来源	适用阶段	优点	主要代价或风险
创始人/团队自筹	学习、原型、公司早期	决策快、控制权完整	规模有限，个人风险集中
高校/科研经费	基础研究、原型、共性技术	适合长周期研究	考核目标不等于商品化目标
政府补助	研发、设备购置、人才与示范项目	不一定稀释股权	有用途和验收要求，不能当长期营收
天使/VC	原型至首轮流片	能承受高技术风险	股权稀释、要求高增长和退出
产业资本	客户验证、量产导入	带来客户、供应链和场景	可能附带排他或战略约束
政府投资基金	战略产业和长周期项目	资本期限较长、能撬动社会资本	政策目标、返投和合规要求复杂
PE/并购基金	成长期、扩产和整合	单笔资金大、治理经验较多	对估值、盈利和退出要求较高
银行贷款/债券	有资产和稳定现金流的成熟企业	不稀释股权	必须付息还本，不适合纯早期研发风险
上市融资	已形成规模和持续经营能力	可获得长期资本并进行并购	披露、治理、市场波动和股东回报压力
客户预付款/联合研发	已有明确客户需求	同时验证需求并降低融资额	对交付节点、性能和供应保障要求高
经营现金流	成熟产品支持下一代	最健康、最可持续	前提是已有稳定毛利和回款

最合理的资金结构不是“全部依赖一种钱”，而是让资金性质匹配风险：

基础研究使用科研经费和长期资本；
首轮高风险流片使用股权资本；
客户定制使用联合研发和预付款；
厂房、成熟设备和稳定订单可以匹配长期贷款；
下一代产品最终应逐步由经营现金流支持。

不要用一年期短债支持五年才能完成的先进GPU项目，也不要用需要高回报、短退出的资金承担无法估值的基础科学研究。

89. 政府投资基金和产业基金如何运作

政府投资基金通常由政府通过预算安排单独出资，或与国企、金融机构和其他社会资本共同出资，以股权投资等市场化方式支持产业。其目的不是简单“发补贴”，而是用财政或国有资本承担部分早期风险并吸引更多资本。

典型结构为：

财政、国企、银行自有资金、保险及其他投资人（LP）
                         ↓ 出资
                  母基金/产业基金
                         ↓
              直投项目或投资子基金
                         ↓
          GPU、晶圆厂、设备、材料、封装企业
                         ↓
             IPO、并购、股权转让、分红
                         ↓
                 回收资金并再次投资

基金管理人（GP）负责项目筛选、投资决策、投后管理和退出，出资人（LP）按照协议承担收益与风险。政府资金在特定政策目标下可能适当让利，但不代表项目可以没有商业纪律。

89.1 “基金规模”不等于当天到账的钱

必须区分：

注册资本/认缴规模：投资人承诺在约定期限内出资；
实缴资本：已经实际进入基金账户的钱；
可投资金额：扣除管理费、储备和已承诺项目后的余额；
项目投资额：已经投到具体公司的金额；
撬动规模：基金、子基金、银行和社会资本合计形成的口径，可能重复统计。

国家集成电路产业投资基金三期注册资本为3440亿元，其中六家大型国有银行合计认缴1140亿元，并计划在较长出资期内完成实缴。这说明“3440亿元成立”不能理解为同一天有3440亿元现金等待分配。

89.2 为什么半导体尤其需要耐心资本

技术开发和客户认证时间长；
一次流片失败可能推迟一年；
晶圆厂建设、产能爬坡和折旧周期长；
软件生态的回报晚于硬件发布；
存储、晶圆代工和消费电子存在强周期；
关键项目还有供应链安全和公共政策收益，不能只看单个项目短期IRR。

但“耐心资本”不等于“无限亏损”。基金仍应设置技术、客户、良率、收入和现金流里程碑，并允许在证据不足时停止追加。

90. 一家GPU公司的融资阶段

阶段	应完成的技术证据	主要资金用途	投资人重点
Pre-seed	模拟器、ISA、软件渲染或小型RTL	核心团队和原型	团队能力、技术路线是否自洽
Seed	FPGA演示、编译器雏形、客户访谈	原型扩大、IP和EDA准备	是否解决真实问题，是否避开不可获得供应链
A轮	流片方案冻结、关键IP落实、意向客户	首轮流片与软件栈	PPA依据、工艺和封装合同、现金是否覆盖改版
B轮	芯片点亮、关键性能验证	驱动完善、客户送样、第二版芯片	实测而非仿真，客户复购可能性
C轮及以后	小批量订单、毛利改善、量产良率	备货、渠道、下一代产品	单位经济性、回款、库存与生态
IPO/并购	连续产品路线和规模收入	扩产、研发、全球化和整合	持续经营、治理、披露和退出定价

融资材料至少应包含：

产品解决的具体问题和目标客户；
与NVIDIA、AMD、Intel及国内同类产品的可验证差异；
PPA、内存带宽、软件兼容和真实应用测试；
工艺、EDA、IP、封装和显存的可获得性；
研发、流片、量产和销售的资金计划；
失败一次后的备用资金和备选路线；
三代产品路线，而不是只展示一颗工程芯片；
出口管制、知识产权和客户集中度风险。

91. GPU项目财务模型

91.1 收入模型

[ \text{收入}=\text{销量}\times\text{平均销售单价（ASP）} ]

必须按产品和客户拆分，而不是只写一个总市场规模：

消费级独立显卡；
工作站卡；
云端AI加速卡；
边缘推理模块；
IP授权和版税；
软件订阅与企业支持；
定制芯片NRE；
板卡、整机或集群收入。

“全球GPU市场几千亿元”不能证明一家新公司能获得其中1%。市场规模、可服务市场和公司实际可获得市场必须分开。

91.2 单位经济性

$$ \text{单台贡献毛利}=\text{ASP}-\text{晶圆/封装/显存/BOM}-\text{渠道及可变售后成本} $$

$$ \text{盈亏平衡销量}=\frac{\text{年度固定成本}}{\text{单台贡献毛利}} $$ 假设某GPU板卡含税售价6500元，扣除渠道、税费、芯片、显存、PCB、散热、物流和可变售后后，每张卡只剩1200元贡献毛利；若项目累计需要摊销20亿元固定投入，则仅覆盖固定投入就需要约167万张销量。这个例子是教学假设，但说明“芯片做出来”和“项目回本”之间可能相距很远。

91.3 现金流比利润更早决定生死

重点跟踪：

指标	含义	GPU项目警示
月度净烧钱	每月现金净流出	应同时计算正常计划和延期计划
Runway	现有现金还能支撑多少个月	少于下一里程碑所需时间就必须提前融资
经营现金流	主业实际收付现金	利润为正但回款差仍可能缺钱
应收账款周转	客户多久付款	大客户账期可能占用巨额资金
存货周转	芯片和板卡积压速度	电子产品降价快，库存可能减值
预付款	提前支付晶圆、封装和材料	扩产时会大量占用现金
资本化研发	研发费用是否被计入资产	可美化当期利润，必须检查减值风险

建议按三种情景建模：

基准情景：按计划流片和量产；
压力情景：延期12个月、改版一次、销量减半；
极端情景：关键IP/工艺不可获得，需要更换节点或重新设计。

92. 为什么“盈利”与“需要大量融资”可以同时成立

半导体制造企业可能会计利润为正，但资本开支远高于利润。以中芯国际为例，其2025年营业收入约673.23亿元、归母净利润约50.41亿元，而全年资本开支为81亿美元。企业要扩产和追赶工艺，不能只依靠当期利润。

相反，一家公司也可能会计亏损，但技术、良率、产能利用率和客户正在改善。长鑫科技公开材料显示，其2025年实现年度盈利，但截至2025年末仍有约366.5亿元累计未弥补亏损，体现了DRAM扩产、折旧和周期波动的长期影响。

判断半导体企业不能只看“赚或亏”，应同时查看：

毛利率及变化方向；
扣除非经常性损益后的利润；
政府补助占利润的比例；
经营现金流与自由现金流；
研发费用率及研发资本化比例；
产能利用率、良率和单位成本；
资本开支和新增折旧；
应收账款、存货和客户集中度；
是否有连续三代产品和重复订单。

中芯国际2025年披露的计入非经常性损益的政府补助约15.83亿元。政府支持是真实的产业政策工具，但分析时仍需把主营经营能力与补助影响分别观察。

93. 投资GPU产业链应该看什么

93.1 先判断企业处于产业链哪个位置

环节	关键财务变量	关键技术变量	常见估值陷阱
GPU设计	研发费用、流片投入、客户和库存	PPA、驱动、编译器、应用兼容	用仿真参数代替量产实测
EDA/IP	续费率、递延收入、客户集中度	工具覆盖、signoff认可、工艺适配	把单点工具宣传成完整平台
半导体设备	合同负债、验收周期、毛利率	客户验证、腔体数、稳定性	把送样等同于批量采购
材料	产能利用率、价格和现金成本	纯度、批次一致性、客户认证	只看扩产规划，不看良率和订单
晶圆制造	资本开支、折旧、负债和利用率	节点、良率、产能结构	只看名义节点，不看成本和稳定量产
存储	库存、ASP和周期位置	制程、层数、良率和产品结构	在景气高点把周期利润当永久利润
封装/载板	设备利用率、折旧和大客户	2.5D/3D、良率、散热和基板	把传统封装收入全部算作先进封装
板卡/整机	周转率、渠道和售后	供电、散热、兼容和系统集成	收入大但毛利很薄，库存风险被忽略

93.2 技术尽调清单

芯片是否真正流片、点亮和稳定运行；
参数来自仿真、实验室样品还是量产产品；
是否有第三方测试和客户复测；
驱动支持哪些操作系统、API和真实游戏/模型；
自研部分、授权IP和开源组件分别是什么；
PPA与竞品是否在相同工艺和精度下比较；
工艺、EDA、IP、HBM/GDDR和先进封装能否持续获得；
第一代失败或供应中断时是否有替代方案；
专利权属、前雇主成果和开源许可证是否清晰。

93.3 商业尽调清单

“战略合作”“适配完成”“进入供应链”是否转化为采购订单；
客户是不是关联方，订单是否依赖行政推动；
收入来自芯片、板卡、整机、服务还是一次性项目；
前五大客户占比和回款情况；
客户采购是验证性小批量还是重复批量订单；
产品售价是否依赖大额折扣或捆绑销售；
售后、退货、坏卡和软件维护成本是否计提充分；
客户为什么不继续使用NVIDIA、AMD或已有国产方案。

93.4 财务尽调清单

扣非利润与经营现金流是否同向；
政府补助、投资收益和资产处置占利润多少；
研发费用是否大量资本化；
应收账款增长是否明显快于收入；
存货中有多少是过时芯片或待验证板卡；
是否存在明股实债、回购承诺或隐性保底；
本轮融资后能否覆盖下一技术里程碑，而不只是偿还旧债；
估值是否把未来多年成功全部提前计价。

94. 投资中的常见红旗

出现以下情况时应提高警惕：

只说“对标RTX 5090”，不提供同精度、同功耗、同软件条件下的测试；
把成功点亮、送样、验证、导入和量产混为一谈；
把国产化率按零件数量计算，而不是按关键性和不可替代性计算；
宣称订单巨大，但应收账款、退货或关联销售同步激增；
依赖一次性政府补助才能实现盈利；
融资主要用于弥补历史亏损，却没有明确下一代产品节点；
核心团队频繁离职，技术权属不清；
没有完整驱动和编译器，却只强调峰值算力；
以“国家战略”为理由拒绝讨论成本、良率和客户需求；
地方重复建设同类项目，设备到位但长期没有稳定产能利用率；
基金承诺固定回报、刚性兑付，或通过复杂结构掩盖真实债务；
使用未经审计的“生态订单”“意向金额”支撑极高估值。

真正有价值的国产替代应该逐步表现为：客户验证时间缩短、重复订单增加、毛利率改善、补助依赖下降和经营现金流转正。

95. 面向个人投资者的纪律

如果个人通过股票或公开基金参与GPU产业链，应首先承认三个事实：

好产业不一定等于好价格；
好公司也可能在估值过高时成为差投资；
政策支持降低部分生存风险，但不保证股东回报。

建议使用以下纪律，而不是根据新闻追涨：

不把全部资金集中在单个GPU公司或单一半导体环节；
区分设备、设计、制造、存储和材料的不同周期；
阅读年报、问询回复和现金流量表，而不只看发布会参数；
对未盈利公司使用情景分析，不机械套用市盈率；
对周期企业使用跨周期平均利润，不使用景气高点利润外推；
检查估值是否已经反映国产替代和AI增长预期；
保留现金和时间余量，不使用影响生活的杠杆资金；
预先写明买入逻辑、证伪条件和最大可承受损失；
对非公开股权基金检查管理人资质、期限、费用、退出与利益冲突；
不相信保本、高收益或“政府项目绝不会亏”的承诺。

三种资产不能混为一谈

参与方式	流动性	信息透明度	风险特征
半导体上市公司股票	相对较高	定期披露，但市场波动大	估值和周期风险突出
公募/ETF	较高	组合较透明	分散单一公司风险，但仍承担行业回撤
私募股权/产业基金	很低，可能锁定多年	信息有限、估值主观	技术、退出、管理人和流动性风险均高

对绝大多数没有产业尽调能力的个人，非公开半导体项目不是“更早买入的股票”，而是风险和信息不对称都高得多的长期投资。

96. 对政府和产业基金的项目评价建议

政策目标与财务回报可以并存，但评价体系必须分层。

96.1 技术里程碑

完成RTL冻结、流片、点亮和改版；
达到约定性能、功耗、面积和良率；
驱动、编译器和核心API达到可用水平；
关键供应链形成至少一个可交付方案；
知识产权和人才团队保持稳定。

96.2 商业里程碑

有付费客户而非只有联合实验室；
从验证订单走向重复采购；
非关联客户收入占比提高；
产品退货率、售后成本和回款处于可控范围；
单位贡献毛利和市场份额持续改善。

96.3 产业政策里程碑

补上关键链条而不是重复建设；
建立可以复用的IP、工艺、封装或软件平台；
带动本地供应商通过客户验证；
形成工程师队伍、标准和开源生态；
在外部供应中断时维持基本生产和维护能力。

96.4 资金纪律

分阶段拨款，与可审计里程碑挂钩；
预留改版资金，但不无条件追加；
禁止把短期借款包装成股权出资；
避免为了完成“返投比例”而制造空壳项目；
同一区域同一技术路线避免低水平重复；
建立并购、股权转让、S基金和回购等多元退出渠道；
允许技术路线失败，但必须追究欺诈、利益输送和虚假验收。

长期主义的正确形式是“长期目标＋阶段验收＋允许失败＋及时止损”，而不是只要挂着半导体名义就持续投入。

97. 为本项目建立一份模拟投资委员会材料

完成本学习路线后，不只应交付技术代码，还应制作一份20～30页的模拟投资委员会材料，内容包括：

1. 项目摘要：产品、客户、融资额和本轮用途
2. 市场：TAM/SAM/SOM及计算依据
3. 竞品：同工艺、同精度、同功耗和同软件条件比较
4. 技术：架构、PPA、验证覆盖率、流片和封装方案
5. 软件：驱动、编译器、API、游戏或AI模型兼容清单
6. 供应链：EDA、IP、foundry、封装、显存和板卡备选
7. 团队：关键岗位、缺口、稳定性和知识产权
8. 商业：客户验证、订单、ASP、渠道和售后
9. 财务：五年利润表、现金流、资产负债表和三情景模型
10. 融资：历史融资、股权结构、本轮估值和资金用途
11. 风险：技术、市场、政策、出口管制和关键人风险
12. 退出：IPO、并购、股权转让或长期经营
13. 里程碑：每笔资金对应的可验收结果
14. 反方意见：项目最可能失败的五个原因

最低财务作业

建立按月现金流模型，至少覆盖36个月；
计算延期12个月和二次流片后的资金缺口；
计算不同die面积、良率和晶圆价格下的单位成本；
计算板卡售价、渠道费用和销量下的盈亏平衡点；
区分会计利润、经营现金流和自由现金流；
单列政府补助、税收优惠和关联客户；
给出估值区间，而不是单一估值；
写出明确的继续投资、暂停或终止条件。

完成这份材料，说明学习者已经能把“我能设计GPU”提升为“我理解如何把GPU变成一家可持续经营的企业”。

98. 第五部分验收标准与资料来源

验收标准

[ ] 能解释股权融资、债务融资、政府补助和产业基金的区别；
[ ] 能区分认缴规模、实缴资本、项目投资额和撬动规模；
[ ] 能建立GPU项目NRE、单位成本和36个月现金流模型；
[ ] 能计算盈亏平衡销量和一次改版后的资金缺口；
[ ] 能从年报中拆出主营利润、政府补助、研发资本化和经营现金流；
[ ] 能识别送样、验证、导入、订单和收入之间的差别；
[ ] 能对GPU设计、设备、材料、制造和存储使用不同评价指标；
[ ] 能写一份同时包含技术、商业、财务和反方意见的投资备忘录；
[ ] 能说明为什么长期主义仍然需要阶段验收与止损；
[ ] 能明确区分产业研究与面向个人的证券投资建议。

建议持续查阅的一手资料

国务院办公厅《关于促进政府投资基金高质量发展的指导意见》
财政部对政府投资基金指导意见的解读
国家集成电路产业投资基金三期出资结构与注册资本说明
中芯国际2025年年度报告
北方华创2025年年度报告
寒武纪2025年年度报告
长鑫科技招股说明书
上交所、深交所、港交所披露的年报、问询回复和重大投资公告；
晶圆厂、EDA、IP、封装和设备企业的正式报价与项目合同；
招商材料和券商报告只能作为线索，最终应回到公司公告、客户验证和审计数据。

第五部分的一句话原则是：

GPU既是技术密集型产品，也是资本密集型长期工程；资金必须与技术风险匹配，长期投入必须接受阶段验收，产业价值也必须最终转化为可靠产品、真实客户和可持续现金流。

从零到现代 3A：手搓 GPU 与 RTX 级独立显卡学习/研发路线

阅读说明：这份路线现在有两个层级

1. 先明确最终目标

2. 总体路线图

3. 硬件与软件准备

FPGA 开发板

基础工具

建议仓库结构

4. 阶段 0：一周跑通最小闭环

要学什么

动手任务

验收标准

5. 阶段 1：先用 C++ 写一遍软件光栅器

第 1～2 周：从像素到三角形

第 3～4 周：三维变换与遮挡

第 5～6 周：属性插值与纹理

必须保留的中间结果

验收标准

6. 阶段 2：数字逻辑、SystemVerilog 与验证

学习清单

练习项目

验收标准

7. 阶段 3：FPGA 视频输出

推荐顺序

关键问题

验收标准

8. 阶段 4：做一个 2D 命令 GPU

最小架构

推荐命令

实现顺序

验收标准

9. 阶段 5：固定功能 3D GPU

第一版输入格式

光栅化流水线

推荐实现策略

版本 A：能跑就行

版本 B：颜色插值

版本 C：提高吞吐率

最容易踩的坑

验证方法

阶段验收

10. 阶段 6A：加入纹理

实现顺序

验收标准

11. 阶段 6B：做一个简单可编程 GPU

最小计算核心

建议顺序

需要理解的概念

验收标准

12. 阶段 7A：PCIe 加速卡（高难度选修）

分阶段目标

13. 阶段 7B：Tiny Tapeout / ASIC（推荐作为收尾体验）

ASIC 流程要补的知识

验收标准

14. 6 个月紧凑版安排

第 1 月：软件光栅器

第 2 月：SystemVerilog 与视频

第 3 月：2D GPU

第 4～5 月：三角形光栅器

第 6 月：打磨与展示

15. 12 个月稳健版安排

16. 每周固定学习节奏

17. 推荐学习资料方向

图形学

数字逻辑与 HDL

GPU 与开源项目

18. 最终作品集应包含什么

19. 现在就开始的第一个两周 Sprint

第 1 周

第 2 周

20. 一句话原则

第二部分：从 FPGA GPU 到能运行现代 3A 游戏的独立显卡

21. 重新定义“RTX 级”与最终验收标准

21.1 不要把目标写成“算力达到多少 TFLOPS”

21.2 三个逐级产品目标

P0：现代 API 原型卡

P1：3A 可运行工程样卡

P2：RTX 功能级消费卡

22. 一张现代独立显卡到底包含什么

23. ISA 与 SIMT 计算核心